KR0172016B1 - 플로팅 게이트로 또는 플로팅 게이트로부터의 캐리어의 주입 및 추출을 위한 프로그래밍 영역을 가진 불휘발성 반도체 메모리 - Google Patents

플로팅 게이트로 또는 플로팅 게이트로부터의 캐리어의 주입 및 추출을 위한 프로그래밍 영역을 가진 불휘발성 반도체 메모리 Download PDF

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Abstract

본 명세서에 개시된 전기적으로 소거 가능하고 프로그램가능한 판독 전용 메모리 디바이스는 복수의 메모리 셀을 구비하며, 각 메모리 셀은 드레인 영역, 소스 영역, 그리고 프로그램 영역을 갖고 있으며, 상기 드레인 영역의 일부를 커버링하는 제1게이트 절연막, 상기 프로그램 영역의 일부를 커버링하는 제2게이트 절연막, 그리고 플로팅 게이트와 제1게이트 절연막간에 제1커패시턴스를 형성하기 위해 상기 제1게이트 절연막을 중첩하는 제1부분과 제2커패시턴스를 형성하기 위해 제2게이트 절연막을 중첩하는 제2부분을 가진 플로팅 게이트를 구비한다. 제1커패시턴스는 제2커패시턴스보다 크게 되어 있으므로, 캐리어의 주입 및 추출이 프로그래밍 영역과 플로팅 게이트 간에서 발생된다.

Description

플로팅 게이트로 또는 플로팅 게이트로부터의 캐리어의 주입 및 추출을 위한 프로그래밍 영역을 가진 불 휘발성 반도체 메모리
제1도는 본 발명의 제1실시예에 따른 하나의 메모리 셀을 나타내는 평면도.
제2(a)도, 제2(b)도, 및 제2(c)도는 각각 제1도에 도시한, 라인 A-A, 라인 B-B, 및 라인 C-C를 따라 자른 단면도.
제3도는 제1도에 도시한 플로팅 게이트의 사시도.
제4도는 제1도 및 제2도에 도시한 셀의 개략적인 등가 회로.
제5도는 제1도에 도시한 셀의 도통 전류 대 펄스 인가 시간을 나타내는 그래프.
제6도는 본 발명의 제2실시예에 따른 셀의 일 부분을 나타내는 단면도.
제7도는 본 발명의 제3실시예에 따른 셀의 일 부분을 나타내는 단면도.
제8도는 본 발명의 제4실시예에 따른 셀의 일 부분을 나타내는 단면도.
제9도는 제8도에 도시한 라인 Ⅸ-Ⅸ를 따라 자른 단면도.
제10(a)도 및 제10(b)도는 종래 기술을 도시하는 평면도 및 단면도.
제11도는 제10도에 도시된 두개의 셀을 나타내는 평면도.
제12도는 제11도에 도시된 셀의 개략적인 등가회로.
* 도면의 주요부분에 대한 부호의 설명
3 : 드레인 영역 4 : 소스 영역
6 : 프로그램 영역 7 : 게이트 절연층
9 : 플로팅 게이트 10 : 게이트 산화물층
11 : 선택 게이트 12 : 층간 절연층
본 발명은 불 휘발성 반도체 메모리 디바이스에 관한 것으로, 특히, 제어 게이트와 플로팅 게이트를 각각 갖는 복수의 메모리 셀 트랜지스터를 포함하는 전기적으로 소거가 가능하고 프로그램이 가능한 판독 전용 메모리 디바이스(EEPROM)에 관한 것이다.
본 기술 분야에 잘 알려진 바와 같이, 이러한 EEPROM에 채용되는 각 셀 트랜지스터는 플로팅 게이트가 게이트 절연막을 삽입하여 소스 및 드레인 영역에 의해 정해지는 반도체 기판의 채널 영역의 상부에 형성되고 제어 게이트가 상기 플로팅 게이트를 커버링하는 다른 게이트 절연막에 형성되도록 구성되어 있다. 제어 게이트와 드레인 영역간에 일정한 전압을 인가함으로써, 전자와 같은 캐리어들이 플로팅 게이트로 주입되거나 추출된다. 그러나, 이러한 형태의 EEPROM은 플로팅 게이트 상부에 제어 게이트를 형성해야 하기 때문에 비교적 제작 과정이 복잡하다.
따라서, 이러한 EEPROM에 대하여 제조 공정을 간단하게 한 일본국 특허출원 공개 소59-155968호가 개시되어 있다. 이 EEPROM은 확산 영역으로 제어 게이트를 구성하고 있다.
제10(a)도 및 제10(b)도를 참조하면, 이러한 EEPROM 내의 각 메모리 셀은 필드 산화물층(22)에 의해 구획 또는 한정되는 P-형 단결정 실리콘 기판(21)상에 디바이스 형성 영역 또는 액티브 영역으로 선택적으로 형성되는 N+형 불순물 확산층(23,24,25 및 26)을 포함한다. 이 메모리 셀은 셀 트랜지스터 및 선택 트랜지스터로 구성된다. 확산층(23)은 셀 트랜지스터의 소스 영역으로 작용하며, 확산층(24)은 셀 트랜지스터의 드레인 영역 및 선택 트랜지스터의 소스 영역으로서 작용한다. 확산층(25)은 선택 트랜지스터의 드레인 영역으로서 동작된다. 또한 이 영역(25)은 비트 라인으로서 작용한다. 확산층(26)은 셀 트랜지스터의 제어 게이트로서 작용한다. 이 영역(26)은 실리콘 산화물로 만들어진 게이트 절연막(28)으로 덮혀 있으며, 그 위에 폴리 실리콘으로 만들어진 플로팅 게이트(29)가 형성되어 있다. 플로팅 게이트(29)는 소스 영역(23)과 드레인 영역(24)간의 채널 영역을 커버링하는 게이트 절연막(27)을 통해 연장된다.
선택 트랜지스터에서 영역(24)와 영역(25)간의 채널 영역은 게이트 절연막(30)으로 덮혀 있으며, 그 위에 선택 트랜지스터의 선택 게이트(31)가 횡단한다. 플로팅 게이트(29) 및 선택 게이트(31)의 각각이 다층 배선 구조의 제1레벨 배선 층으로서 동시에 형성될 수 있다.
실리콘 산화물층(32)은 소위 CVD방법에 의해 전체 표면 위에 형성된다. 실리콘 산화물층(32) 상에 접촉홀(33)을 통해 소스 영역(23)에 접속된 알루미늄 공통 라인(34)과 접촉홀(35)을 통해 비트 라인 영역(25)에 접속된 알루미늄으로 제조된 비트 라인(36)이 서로 나란히 수평 방향으로 형성되어 있다.
제10도에 하나의 메모리 셀만이 도시되어 있지만, 제11도에 도시되어 있는 바와 같이 인접셀들에 공통으로 사용되도록 제어 게이트 영역(26)이 연장된다. 또한 영역(26)의 저항을 감소하기 위해, 영역(26)을 따라 접촉홀(38)을 통해 영역에 접속되는 배선층(37)이 형성된다. 배선층(37)이 절연층(32)에 매몰되어 있고 폴리실리콘으로 만들어져 있다는 것은 주목할만하다. 또한 배선층(37)은 실리콘 산화층(32)을 통해 플로팅 게이트(29)를 커버하도록 형성된다.
제12도를 참조하면, 이와 같이 구성된 메모리 셀은 셀 트랜지스터 Qm을 갖고, 선택 트랜지스터 Qs를 갖는다. 위에서 기술한 것으로부터 알 수 있듯이, 트랜지스터 Qm 및 Qs는 워드 라인 WLi(31), 배선 라인(CGi)(37), 공통 라인(CLj)(34) 및 비트 라인(BLj)(36)에 접속된다.
상기 셀에 대한 소거 동작은 드레인 영역(24)을 제로 볼트 그리고 제어 게이트 영역(26)을 높은 전위로 설정함으로써 수행됨으로, 이에 의해 전자가 드레인 영역(24)으로부터 Fowler-Nordheim(F-N)터널 효과에 의해 플로팅 게이트(29)로 주입된다. 이와 반대로, 셀에 대한 프로그래밍 동작은 제어 게이트 영역(26)을 제로 볼트로 그리고 드레인 영역(24)을 높은 전위로 설정함으로써 수행된다. 따라서 전자는 F-N 터널 효과에 의해 실리콘 산화층(27)을 통해 플로팅 게이트(29)로부터 드레인 영역으로 추출된다. 이와 같이 이 EEPROM에서는 종래의 EEPROM과 같이 캐리어의 주입 및 추출이 행해진다.
여기서, 드레인 영역(24)과 프로그래밍 영역(26)간의 전압을 VCG, 플로팅 게이트(29)와 드레인 영역(24)간의 커패시턴스(실리콘 산화층(27)의 섹션)를 C1, 그리고 플로팅 게이트(29)와 프로그래밍 영역(26)간의 커패시턴스(실리콘 산화층(28)의 섹션)를 C2로 표시하면, 플로팅 게이트(FG)의 전위는 다음과 같이 표현된다.
VFG=VCG·C2/(C1+C2) (1)
식(1)로부터 알 수 있듯이, 전압 VFG는 커패시턴스 C1, 즉 플로팅 게이트(29)와 드레인 영역(24)의 맞닿는 영역을 감소시킴으로써 증가될 수 있다. 소거 및 프로그래밍에 필요한 전압은 이에 상응하여 감소될 수 있다. 다시 말해, EEPROM은 감소된 전원 전압에 따라 동작될 수 있다.
그러나, 셀 트랜지스터의 플로팅 게이트(29)와 드레인 영역(24)간의 맞닿는 영역의 감소로 인해 셀 트랜지스터의 크기가 감소되어, 셀 트랜지스터의 온-상태 전류가 감소되어 동작 속도가 떨어진다.
따라서, 본 발명의 목적은 개선된 메모리 셀 구조를 가진 EEPROM을 제공하기 위한 것이다.
본 발명의 다른 목적은 복수의 메모리 셀을 구비하되, 각 메모리 셀이 집적도뿐만 아니라 셀 트랜지스터 크기를 저하시키지 않고 소거 및 프로그래밍시에 플로팅 게이트에 인가되는 전압을 향상시키는 구조를 갖는 EEPROM을 제공하기 위한 것이다.
본 발명의 또 다른 목적은 플로팅 게이트 내로/로부터 캐리어의 주입 및 추출이 종래의 방식과는 다른 방식으로 행해지는 불 휘발성 메모리 셀을 제공하기 위한 것이다.
본 발명에 따른 메모리 디바이스는 복수의 메모리 셀 트랜지스터를 구비하며, 각 트랜지스터는 반도체 기판에 선택적으로 형성된 드레인 영역, 소스 영역 그리고 프로그래밍 영역, 상기 소스 및 드레인 영역 간의 채널 영역을 커버하도록 형성된 플로팅 게이트, 게이트 절연막을 삽입한 드레인 영역의 일부 그리고 프로그래밍 영역의 일부를 구비하며, 상기 드레인 영역의 일부는 프로그래밍 영역의 일부보다 영역이 크게 되어 있는 것을 특징으로 한다. 그로 인해, 플로팅 게이트와 프로그래밍 영역간의 커패시턴스가 플로팅 게이트와 드레인 영역 간의 커패시턴스보다 작게 된다.
이와 같이 셀의 구조를 구성함으로 인해, 캐리어의 주입 및 추출이 플로팅 영역과 드레인 영역간에서 발생되지 않고 플로팅 게이트와 프로그래밍 영역간에서 발생된다. 이것은 프로그래밍 영역과 플로팅 게이트간에 인가되는 전압이 플로팅 영역과 드레인 영역간에 인가되는 전압보다 상당히 크게 되기 때문이다. 따라서 드레인 및 소스 영역이 비교적 큰 도통 전류를 얻도록 소망의 영역으로 형성될 수 있다.
본 발명의 상술한 것 이외의 다른 장점 및 특징은 첨부한 도면과 연계한 이하의 설명으로부터 보다 명백하게 될 것이다.
이제부터, 제1도 및 제2(a), (b), (c)도를 참조하여, 본 발명의 일 실시예에 따른 메모리 셀에 대한 설명을 한다. 이 메모리 셀은 반도체 기판으로서의 단결정 실리콘 기판에 형성된다. 이 기판은 하나의 도전 형태로서 P형으로 되어 있다. 복수의 디바이스 형성 영역 또는 액티브 영역은 필드 산화물층(2)에 의해 기판(1)에 제공되고 한정된다.
본 명세서에 예시된 메모리 셀은 셀 트랜지스터 및 선택 트랜지스터로 구성된다. 셀 트랜지스터는 드레인 영역, 소스 영역, 및 프로그램 영역으로서 각각 확산층(3,4,6)을 갖는다. 선택 트랜지스터는 드레인 영역 및 소스 영역으로서 각각 확산 영역(4,5)를 갖는다. 영역(3,4) 각각은 다른 도전 형태로서 N형으로 되어 있다.
도면을 통하여 알 수 있듯이, 실리콘 산화물로 된 게이트 절연층(7)은 드레인 영역(3), 이 드레인 영역(3)과 소스 영역(4)간의 채널 영역의 일부에 형성되고 실리콘 산화물로 된 다른 게이트 절연막(8)은 프로그래밍 영역(6)의 일부에 형성된다. 폴리실리콘으로 된 플로팅 게이트(9)는 도면에 도시한 형태와 같이 게이트 절연막(7,8) 상에 형성된다. 플로팅 게이트(9)가 드레인 영역(3)의 대부분과 중첩되어 있으므로, 영역(3-6) 각각은 종래의 방법과 달리 플로팅 게이트(FG)의 형성에 앞서 주입에 의해 형성된다.
또, 게이트 산화물층(10)을 삽입하여 소스 영역(4)과 비트 라인 영역(5)간의 채널 영역 위에 폴리실리콘으로 된 선택 게이트(11)가 제공된다. 플로팅 게이트(9) 및 선택 게이트(11)는 배선층의 제1레벨로서 동시에 형성될 수 있다.
층간 절연층(12)은 전면에 걸쳐 형성되고 여기에 접촉홀(13,14 및 15)이 만들어진다. 알루미늄 공통 라인(16)은 접촉홀(13)을 통해 영역(3)에 접속되도록 형성되고 알루미늄 비트 라인(17)은 접촉홀(14)을 통해 영역(5)에 접속되도록 형성된다. 알루미늄으로 된 접촉 금속(18)은 프로그램 영역(6)에 접속되도록 접촉홀(15)을 충진하기 위해 형성된다. 이들 금속 라인(16,17,18)은 제1레벨 금속 배선층으로서 형성된다.
제2층간 절연층(19)은 전체면 위에 형성되고 그를 통하여 관통 홀(20)이 형성된다. 알루미늄으로 된 배선 라인(21)은 접촉 금속(18)에 접속되고 이에 의해 프로그래밍 영역(6)에 접속되도록 형성된다.
제1도 그리고 또한 제3도로부터 알 수 있듯이, 플로팅 게이트(9)와 드레인 영역(3)의 부분간의 맞닿은 영역은 플로팅 게이트(9)와 프로그래밍 영역(6)간의 맞닿은 영역보다 크게 되어 있다. 따라서, 드레인 영역(3) 양단에 걸리는 전압을 VD, 플로팅 게이트(9)와 드레인 영역(3)의 부분간의 커패시턴스를 C1, 그리고 플로팅 게이트(9)와 프로그래밍 영역(6)간의 커패시턴스를 C2로 표시하면, 플로팅 게이트 FG의 전위는 다음과 같이 표현된다.
VFG=VD·C1/(C1+C2) (2)
여기서, 실리콘 산화물층(7,8)이 동일한 두께를 갖는다면
VFG=VD·S1/(S1+S2) (3)
여기서, S1은 플로팅 게이트(9)와 드레인 영역(3)간의 중첩 영역이고, S2는 플로팅 게이트와 프로그래밍 영역(6)간의 중첩 영역이다. 영역 S2가 영역 S1과 비교하여 상당히 작게 되어 있기 때문에, F-N 터널 현상은 주로 프로그래밍 영역(6)을 커버링하는 실리콘 산화물층(8)에서 발생된다. 즉, 플로팅 게이트(9)로부터의 캐리어의 주입 및 추출은 드레인 영역(3) 대신에 프로그래밍 영역(6)에서 발생된다.
본 실시예에서, C1:C2의 커패시턴스 비는 10:1로 지정되므로, 인가된 전압의 90%가 플로팅 게이트 전압 VFG로서 효과적으로 이용될 수 있다. 그러나 각각의 처리에 의존하는 변동값을 고려하면, C1:C2의 비를 20:1로 설정하거나 또는 그 이상으로 설정하는 것이 바람직하다.
상술한 바와 같이 본 발명에 따르면, 플로팅 게이트(9)와 프로그램 가능 영역(6)간에서 전자가 주입 및 추출되게 되어 있다.
제4도를 참조하면, 이와 같이 구성된 메모리 셀은 프로그래밍 라인(21), 공통 라인(CLj)(16), 비트 라인(BLj)(17), 및 워드 라인(WLi)(11)에 접속되는 메모리 트랜지스터 Qm 및 선택 트랜지스터 Qs로 구성된다.
각 셀(Cij)에 대한 소거 동작은 제어 가능한 영역(6)을 제로 볼트로, 드레인 영역(3)을 높은 전위로, 그리고 소스 영역(4)을 오픈으로 설정함으로써 수행된다. 이로써, 전자는 F-N 터널 효과에 의해 프로그래밍 영역(6)으로부터 실리콘 산화물층(8)을 통해 플로팅 게이트(9)로 주입된다.
각 셀(Cij)에 대한 프로그래밍 동작은 드레인 영역(3) 및 소스 영역(4)의 각각을 제로 볼트로, 프로그래밍 영역(6)을 높은 전위로 설정함으로써 수행된다. 이에 의해, 전자는 F-N 터널 효과에 의해 플로팅 게이트(29)로부터 프로그래밍 영역(6)으로 방출된다. 소거된 상태를 증가 상태, 기록된 상태를 공핍 상태로 함으로써, 전자가 포함되어 있는지의 여부에 따라 2진 상태의 결정이 수행된다. 메모리는 그 사용방식에 따라, 반대 상태로 사용될 수 있다. 따라서, 판독 동작시에 워드 라인(11)을 선택함으로써 선택 트랜지스터 Qs가 도통될 때 라인(22)(프로그래밍 영역(6))에 제로 볼트의 판독 전압이 공급된다. 필요에 따라, 판독 전압은 네가티브 또는 포지티브로 될 수 있다.
한편, 특정한 셀(Cij)이 선택되지 않는 경우에, 필요한 것은 선택될 때의 약 중간 레벨로 프로그램 가능 영역(6) 또는 드레인 영역(3)(공통 비트 라인(CLj))의 전위를 설정하는 것이다. 이러한 감소로 인해, 선택되지 않은 셀은, F-N 터널 전류를 발생시킬 수 있는 충분한 전위 차를 얻지 못하여 기록 및 소거가 달성되지 않는다.
판독 동작은 비트 라인(BLj)에 있는 데이타를 판독하기 위해 워드 라인(선택 게이트)(WLi)을 고레벨의 전위로 설정함으로써 수행된다. 이러한 설정으로 큰 영역을 가진 드레인 영역(3)의 큰 결합 용량의 영향이 배제된다. 구체적으로, 큰 결합 용량이 판독단에 존재하는 경우에 이 용량이 트랜지스터의 충전 및 방전 효율을 낮추도록 트랜지스터의 드레인단에서 용량으로서 작용함으로, 결국 판독 속도가 떨어진다.
추가로, 제12도에 도시한 바와 같이, 복수의 셀이 제어 게이트 영역(26)으로의 전압의 인가시에 지연을 방지하기 위해 종래의 기술에 따른 단일의 폴리실리콘으로 제조된 제어 게이트 라인(37)에 접속되므로, 전압 인가시의 지연 방지 효과는 그룹으로서의 복수의 셀에서 달성되므로, 종래의 기술은 제어 게이트 영역(26) 그 자체로 인해 전압 인가시에 지연을 극복하지 못한다.
그러나, 이와 반대로, 본 발명의 제1실시예에 따르면, 프로그래밍 영역(6)이 셀마다 독립 및 분리되어 있고, 각 프로그래밍 영역이 금속층(18) 및 배선 라인(21)에 개별적으로 접속되어 있다. 그 결과, 프로그래밍 영역(6) 그 자체는 전압 인가시에 지연의 원인이 되지 않는다.
여기에서, 프로그래밍 영역(6)은 제1도에 도시한 알루미늄 형성 제어 게이트 라인과 동일한 방식으로 연장될 수 있다. 그러나, 본 실시예에서 이 영역은 공간을 고려하여 상술한 바와 같이 연장된 방식으로 되어 있지 않다.
제5도는 전술한 셀 구성의 기입 및 소거 동작의 예를 나타내고 있다. 실리콘 산화막(7,8)이 대략 9.0nm 두께인 경우에, 1ms당 12볼트의 펄스 인가로 레지스터 기입 전류 Ion가 100μA 또는 그 이상으로 발생되고, 소거 제거 전류 Ioff는 0.1nA 또는 그 이하가 되고 12볼트에서 동작이 행해질 수 있다. 이것은 본 발명이 전압을 낮게 하여, 즉 대략 20볼트의 높은 전위를 필요로 하는 종래 기술과 비교하여 F-N 터널 효과의 개선을 입증하는 것이다.
제6도는 본 발명의 불 휘발성 IC메모리의 제2실시예를 나타내는 단면도로서, 제2(b)도에 대응하는 것이다. 구체적으로, 산화 저항성 절연체층(측벽 층)(42)은 플로팅 게이트(9)를 보호하기 위해 플로팅 게이트(9)와 선택 게이트(11)의 각 측벽들에 형성된다. 보다 구체적으로, 이러한 보호는 후속 공정에서 플로팅 게이트(9) 아래의 실리콘 산화물층(7)의 산화 가속화 및 플로팅 게이트(9) 및 실리콘 기판(1)의 산화를 방지하는 역활을 한다. 그 결과, 기입 및 소거 동작 특성은 손상으로부터 보호될 수 있다. 여기서, 산화 저항성 절연체층(42)은 플로팅 게이트(9) 및 선택 게이트(11)가 산화된 후에 다시 에칭에 의해 형성될 수 있다.
제7도는 본 발명에 따른 불 휘발성 IC메모리의 제3실시예를 나타내는 단면도로, 제2(b)도에 대응한다. 구체적으로, 층(10) 대신에, 두꺼운 게이트 산화층(10')이 절연체층에 대한 선택 트랜지스터의 저항성을 개선시켜 그로 인해 그의 신뢰성을 향상시키도록 선택 게이트(11) 아래에 제공된다.
제8도는 본 발명에 따른 불 휘발성 IC메모리의 제4실시예를 나타내는 평면도이다. 제9도는 제8도의 라인 Ⅸ-Ⅸ를 따라 자른 단면도이다. 제8도 및 제9도를 참조하면, 폴리실리콘 보호 게이트(44)는 절연층(즉, 실리콘 산화층)(43)를 삽입하여 플로팅 게이트(9)에 부가되어 제공된다. 이 실시예의 드레인 영역(3)은 보호부분을 갖도록 형성되고 거기에 보호 게이트(44)가 접촉 홀(45)을 통하여 접속된다. 보호 게이트(44)가 부가되어 제공됨으로써, 플로팅 게이트(9)와 보호 게이트(44)간의 커패시턴스 C3 및 플로팅 게이트(9)와 드레인 영역(3)간의 커패시턴스 C1의 병렬 접속이 이루어져 다음식이 유도된다.
VFG=VD(C1+C3)/(C1+C2+C3) (4)
이로써, VFG가 증가된다. 다시 말해, 동일한 값의 VFG가 보다 작은 커패시턴스 C1, 즉, 플로팅 게이트(9) 및 드레인 영역(3)의 맞닿은 섹션의 작은 영역에서 얻어질 수 있으며, 이는 높은 집적도에 기여한다. 예컨대, 실리콘 산화물층(7)의 두께를 90Å, 절연층(43)의 두께를 180Å, 플로팅 게이트(9) 및 보호 게이트(44)의 맞닿은 섹션의 영역을 △S'라 하면, 동일한 값의 VFG가 플로팅 게이트(9) 및 드레인 영역(3)의 맞닿은 섹션의 영역 감소분 △S'로 얻어질 수 있는데, 이는 다음과 같이 계산될 수 있다.
εS1/90Å=ε(S1-△S')/90Å+ε△S/180Å ∴ △S'=△S/2
여기서, ε는 산화물층의 유전율이다. 높은 집적도는 이와 같은 방법에 의해 달성될 수 있다.
상술한 바와 같이 본 발명에 따르면, 플로팅 게이트와 드레인 영역간에서 F-N 터널 효과가 발생되지 않기 때문에, 전자는 셀 트랜지스터의 절연체층에서 트랩되지 않아서, 셀 트랜지스터의 특성이 손상으로부터 보호된다. 또한, 플로팅 게이트 양단에 걸리는 전압 VFG은 F-N 터널 효과를 향상시키도록 증가될 수 있다.
또, 각 셀에 프로그램 가능 영역이 분리되어 제공됨으로 전압 인가시에 지연이 방지될 수 있다. 또한, 판독 동작은 소 결합 커패시턴스를 가진 소스 드레인단으로부터 수행됨으로 가속화될 수 있다.
더우기, 프로그램 가능 영역이 트랜지스터로서 작용하도록 되어 있지 않기 때문에, 플로팅 게이트 및 프로그램 가능 영역의 맞닿은 섹션의 영역이 최소로 제한될 수 있고, 플로팅 게이트 및 드레인 영역의 맞닿은 섹션의 영역이 대응하여 결정될 수 있어서, 플로팅 게이트 양단에 걸리는 전압 VFG가 상응하여 증가하여 F-N 터널 효과가 향상된다.
아울러, 프로그래밍 가능 영역이 각 셀에 독립적으로 제공됨으로, 전압 공급 지연을 무시할 수 있다.
본 발명은 상술한 실시예에 제한되지 않으며, 본 발명의 정신 및 영역을 벗어나지 않고 수정 및 변경될 수 있다.

Claims (14)

  1. 반도체 기판과 복수의 메모리 셀을 구비하는데, 상기 메모리 셀 각각은 상기 반도체 기판에 선택적으로 형성된 제1영역, 제2영역, 그리고 프로그래밍 영역, 상기 제1영역의 일부를 커버링하는 제1게이트 절연막, 상기 프로그램 영역의 일부를 커버링하는 제2게이트 절연막, 및 상기 제1영역의 상기 일부와의 사이에 제1커패시턴스를 형성하기 위해 상기 제1영역의 상기 부분과 중첩하는 제1부분, 및 제2커패시턴스를 형성하기 위해 상기 프로그램 영역의 상기 부분과 중첩하는 제2부분을 가진 플로팅 게이트를 구비하며, 상기 제1커패시턴스를 상기 제2커패시턴스보다 크게 한 것을 특징으로 하는 반도체 메모리 디바이스.
  2. 제1항에 있어서, 상기 플로팅 게이트를 커버링하는 절연층상에 제공되는 부가 게이트를 더 구비하며, 상기 부가 게이트는 상기 드레인 영역에 접속되는 것을 특징으로 하는 반도체 메모리 디바이스.
  3. 제1항에 있어서, 상기 제2영역으로부터 이격된 상기 반도체 기판에 선택적으로 형성된 제3영역, 상기 제2영역과 제3영역간의 상기 반도체 기판의 일부분을 커버링하는 제3게이트 절연막, 및 상기 제3절연막에 제공된 선택 게이트를 더 구비하는 것을 특징으로 하는 반도체 메모리 디바이스.
  4. 제3항에 있어서, 상기 제3게이트 절연막은 상기 제1 및 제2게이트 절연막 각각의 두께보다 두께가 두꺼운 것을 특징으로 하는 반도체 메모리 디바이스.
  5. 적어도 하나의 메모리 셀을 구비하는데, 상기 메모리 셀은 소스 영역, 드레인 영역, 상기 소스와 드레인 영역간의 채널 영역을 커버링하는 게이트 절연막 상에 형성되는 플로팅 게이트 및 상기 플로팅 게이트로 캐리어를 주입하도록 상기 소스 및 드레인 영역으로부터 선택적으로 형성된 프로그래밍 영역을 구비하는 것을 특징으로 하는 반도체 메모리 디바이스.
  6. 적어도 하나의 메모리 셀 및 선택 트랜지스터를 가지는 반도체 메모리 디바이스에 있어서, 상기 메모리 셀은 소스 영역, 드레인 영역, 상기 소스 영역 및 상기 드레인 영역 사이의 채널 영역(channel region)을 커버링하는 게이트 절연막 상에 형성된 플로팅 게이트, 및 상기 플로팅 게이트로 캐리어를 주입하기 위해, 상기 소스 영역과 상기 드레인 영역으로부터 분리되게 형성된 프로그래밍 영역을 포함하고, 상기 선택 트랜지스터는 상기 메모리 셀의 상기 소스에 접속되고 제1배선에 의해 구성되는 선택 게이트(selector gate)를 포함하며, 상기 선택 게이트를 도통시켜서 상기 메모리 셀의 상기 소스의 전위를 제2배선으로 전도시키며, 상기 메모리 셀의 상기 드레인 영역은 제1접촉 홀을 통하여 제3배선에 접속되고, 상기 메모리 셀의 상기 프로그래밍 영역은 제2접촉 홀을 통하여 제4배선에 접촉되며, 상기 제1배선은 상기 제3배선에 평행하고, 상기 제2배선은 상기 제4배선에 수직인 것을 특징으로 하는 반도체 메모리 디바이스.
  7. 반도체 기판 및 복수개의 메모리 셀을 포함하는 반도체 메모리 디바이스에 있어서, 상기 메모리 셀 각각은 상기 반도체 기판에 선택적으로 형성된 제1영역, 제2영역, 및 프로그래밍 영역, 상기 제1영역의 일부를 커버링하는 제1게이트 절연막, 상기 프로그래밍 영역의 일부를 커버링하는 제2게이트 절연막, 상기 제1영역의 상기 일부와의 사이에 제1커패시턴스를 형성하기 위해, 상기 제1영역의 상기 일부와 중첩하는 제1부분, 및 제2커패시턴스를 형성하기 위해 상기 프로그래밍 영역의 상기 일부와 중첩하는 제2부분을 가지는 플로팅 게이트, 상기 제2영역으로부터 이격되어 상기 반도체 기판에 선택적으로 형성된 제3영역, 상기 제2영역 및 제3영역 사이의 상기 반도체 기판의 부분을 커버링하는 제3게이트 절연막, 및 상기 제3절연막 상에 제공된 선택 게이트를 포함하며, 상기 제1커패시턴스는 상기 제2커패시턴스보다 크며, 상기 제3게이트 절연막은 상기 제1게이트 절연막 및 상기 제2게이트 절연막 각각의 두께보다 더 큰 두께를 가지는 것을 특징으로 하는 반도체 메모리 디바이스.
  8. 반도체 기판 및 복수개의 메모리 셀을 포함하는 반도체 메모리 디바이스에 있어서, 상기 메모리 셀 각각은 상기 반도체 기판에 선택적으로 형성된 제1영역, 제2영역, 및 프로그래밍 영역, 상기 제1영역의 일부를 커버링하는 제1게이트 절연막, 상기 프로그래밍 영역의 일부를 커버링하는 제2게이트 절연막, 상기 제1영역의 상기 일부와의 사이에 제1커패시턴스를 형성하기 위해 상기 제1영역의 상기 일부와 중첩하는 제1부분, 및 제2커패시턴스를 형성하기 위해 상기 프로그래밍 영역의 상기 부분과 중첩하는 제2부분을 가지는 플로팅 게이트, 상기 제2영역으로부터 이격되어 상기 반도체 기판에 선택적으로 형성된 제3영역, 상기 제2영역 및 제3영역 사이의 상기 반도체 기판의 부분을 커버링하는 제3게이트 절연막, 및 상기 제3절연막 상에 제공된 선택 게이트를 포함하며, 상기 제1게이트 절연막 및 상기 제2게이트 절연막은 실질적으로 동일한 두께를 가지며, 상기 제1부분의 면적은 상기 제2부분의 면적보다 더 넓어서 상기 제1커패시턴스가 상기 제2커패시턴스보다 더 크고, 상기 제3게이트 절연막이 상기 제1게이트 절연막 및 상기 제2게이트 절연막 각각의 두께보다 더 큰 두께를 가지는 것을 특징으로 하는 반도체 메모리 디바이스.
  9. 반도체 기판(1)과 복수의 메모리 셀을 구비하는데, 상기 메모리 셀 각각은 상기 반도체 기판에 선택적으로 형성된 제1영역(3), 제2영역(4), 그리고 프로그래밍 영역(6), 상기 제1영역의 일부를 커버링하는 제1게이트 절연막(7), 상기 프로그램 영역의 일부를 커버링하는 제2게이트 절연막(8), 및 상기 제1영역의 상기 일부와의 사이에 제1커패시턴스를 형성하기 위해 상기 제1영역의 상기 부분을 중첩하는 제1부분과 제2커패시턴스를 형성하기 위해 상기 프로그램 영역의 상기 부분을 중첩하는 제2부분을 가진 플로팅 게이트(9)를 구비하는 반도체 메모리 디바이스에 있어서, 부가 게이트(44)가 상기 플로팅 게이트를 커버링하는 절연층상에 제공되고, 상기 부가 게이트는 상기 제1 및 제2영역 중 하나에 접속되는 것을 특징으로 하는 반도체 메모리 디바이스, 상기 제1커패시턴스를 상기 제2커패시턴스보다 크게 한 것을 특징으로 하는 반도체 메모리 디바이스.
  10. 제9항에 있어서, 상기 제2영역으로부터 이격되어 상기 반도체 기판에 선택적으로 형성된 제3영역(5), 상기 제2영역과 제3영역 간에서 상기 반도체 기판의 일부분을 커버링하는 제3게이트 절연막(10) 및 상기 제3절연막에 제공된 선택 게이트(11)를 더 구비하는 하는 것을 특징으로 하는 반도체 메모리 디바이스.
  11. 제10항에 있어서, 상기 제3게이트 절연막은 상기 제1 및 제2게이트 절연막 각각의 두께보다 두께가 두꺼운 것을 특징으로 하는 반도체 메모리 디바이스.
  12. 적어도 하나의 메모리 셀을 구비하는데, 상기 메모리 셀은 소스 영역(4), 드레인 영역(3), 상기 소스와 드레인 영역 간의 채널 영역을 커버링하는 게이트 절연막(7) 상에 형성되는 플로팅 게이트(9) 및 상기 플로팅 게이트로 캐리어를 주입하는 프로그래밍 영역(6)을 구비하는 반도체 메모리 디바이스에 있어서, 상기 프로그램 영역은 상기 소스 및 드레인 영역 각각으로부터 분리되는 것을 특징으로 하는 반도체 메모리 디바이스.
  13. 제12항에 있어서, 상기 메모리 셀의 상기 소스에 접속되고 제1배선(11)에 의해 구성되는 선택 게이트(selector gate)를 포함하며, 상기 선택 게이트를 도통시켜 상기 메모리 셀의 상기 소스의 전압 레벨을 제2배선으로 도전시키는 상기 선택 트랜지스터를 더 포함하고, 상기 메모리 셀의 상기 드레인 영역은 제1접촉홀(13)을 통하여 제3배선(16)에 접속되고, 상기 메모리 셀의 상기 프로그래밍 영역은 제2접촉홀(15,20)을 통하여 제4배선(21)에 접촉되며, 상기 제1배선은 상기 제3배선에 평행하고, 상기 제2배선은 상기 제4배선에 수직인 것을 특징으로 하는 반도체 메모리 디바이스.
  14. 제12항에 있어서, 상기 플로팅 게이트를 커버링하는 절연층 상에 제공되는 부가 게이트(44)를 더 포함하고, 상기 부가 게이트는 상기 드레인 영역에 접속되는 것을 특징으로 하는 반도체 메모리 디바이스.
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