JP2691204B2 - 半導体不揮発性メモリ - Google Patents
半導体不揮発性メモリInfo
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- JP2691204B2 JP2691204B2 JP62318372A JP31837287A JP2691204B2 JP 2691204 B2 JP2691204 B2 JP 2691204B2 JP 62318372 A JP62318372 A JP 62318372A JP 31837287 A JP31837287 A JP 31837287A JP 2691204 B2 JP2691204 B2 JP 2691204B2
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- JP
- Japan
- Prior art keywords
- region
- floating gate
- erase
- insulating film
- tunnel
- Prior art date
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体不揮発性メモリに関する。特に半導体
基板上にフローティングゲートとこのフローティングゲ
ートに電子をトンネル電流として出し入れするためのト
ンネル領域とを有するフローティングゲート型の半導体
不揮発性メモリに関する。 〔発明の概要〕 本発明では、ドレイン領域の側方に別の消去領域を設
け、しかも消去領域内に位置する電子の注入をするトン
ネル領域は素子分離領域の端部を含まないようにした。
さらに、トンネル領域周辺の消去領域をＮ型の半導体と
するための不純物としてリンあるいは砒素の原子を１平
方cm当たり1014個以下しか含まないようにした。 〔従来の技術〕 従来のフローティングゲート型の半導体不揮発性メモ
リの構造を第２図を用いて説明する。第２図（ａ）は従
来例の平面図、第２図（ｂ）はＢ−Ｂ′に沿っての断面
模式図である。Ｐ型シリコン基板11にn+型のソース領域
12、ドレイン領域13、消去領域を兼ねるドレイン領域14
を設け、これらの領域およびチャネル領域20にまたがる
ように第１のゲート酸化膜15を設ける。更にゲート酸化
膜15の一部にトンネル用のゲート酸化膜16を設け、その
上に第１のポリシリコンからなるフローティングゲート
17とフローティングゲート17を電気的に絶縁するための
層間絶縁膜18と第２のポリシリコンからなるコントロー
ルゲート19とを順次設けてある。この構造を有する半導
体不揮発性メモリについてはアメリカ合衆国特許420315
8号に開示されている。この半導体不揮発性メモリはコ
ントロールゲート19の電位によって、容量的に結合して
いるフローティングゲート17の電位を制御し、フローテ
ィングゲート17と消去領域14との間でトンネル用のゲー
ト酸化膜16を介して電子の出し入れをするものである。
他の従来例として特開昭59−178774号も挙げることがで
きる。 〔発明が解決しようとする問題点〕 上述したように、従来のフローティングゲート型の半
導体不揮発性メモリでは、消去領域14はチャネル領域に
接するドレイン領域の一部を兼ねているので、その抵抗
を下げるために、Ｎ型の不純物であるリンや砒素を多量
に含まなくてはならなかった。しかし、消去領域14が多
量の不純物を含むことは、この上に熱酸化によって形成
されるトンネル用酸化膜16の歩留りを低下させる原因と
なっていた。また、酸化膜の電流ストレスに対する耐性
を劣化させ、メモリの書き換え可能回数を制限する原因
ともなっていた。消去領域14の不純物濃度を下げること
は容易に考えられる改善方法であるが、従来の構造を有
するフローティングゲート型の半導体不揮発性メモリに
おいては、次のような問題点が生じてしまう。メモリの
消去時には、ドレイン領域13を通じて消去領域14に20V
程度の高い電圧を加えるが、消去領域14の不純物濃度が
低い場合、消去領域14の表面が反転し、そこにチャネル
領域20の電位（通常は0V）が伝わり、消去領域14の電位
が下がってしまい、効率良く消去することができなくな
ってしまう。 この様に、従来のフローティングゲート型の半導体不
揮発性メモリには同時に解決することのできない問題点
があった。 〔問題点を解決するための手段〕 上記の問題点を解決するために本発明の半導体不揮発
性メモリは、消去領域をドレイン領域の側方のチャネル
領域に面していない部分に設けた。そして、チャネル領
域を含む消去領域の不純物の個数を１平方cm当たり1014
個以下とした。さらに、トンネル領域を第１の薄い絶縁
膜とポリシリコンよりなるフローティングゲートとの重
なりで決定される領域とし、トンネル領域が素子分離絶
縁膜の端部を含まないようにした。 〔作用〕 本発明の半導体不揮発性メモリは、消去領域をドレイ
ン領域の側方のチャネル領域に面していない部分に設け
ることで、消去領域の不純物濃度を下げてもドレイン領
域の抵抗が増加しない構造を有する。そして、トンネル
領域を含む消去領域の不純物の個数を１平方cm当たり10
14個以下とすることで、トンネル用酸化膜の歩留りおよ
び電流ストレスに対する耐性の改善を図った。さらに、
トンネル領域を第１の薄い絶縁膜とポリシリコンよりな
るフローティングゲートとの重なりで決定される領域と
し、トンネル領域が素子分離絶縁膜の端部を含まないよ
うにすることで、消去領域の不純物濃度が下がり消去時
に消去領域が反転しても半導体基板の電位が消去領域に
伝わらないようにした。 〔実施例〕 本発明の実施例について図面を参照して詳細に説明す
る。 第１図（ａ）は本発明によるフローティングゲート型
半導体不揮発性メモリの一実施例の平面図、第１図
（ｂ）は第１図（ａ）のＡ−Ａ′での断面模式図であ
る。ｐ型半導体基板１の表面にｎ型のソース領域２およ
びドレイン領域３を設け、ドレイン側方のチャネル領域
10に面していない部分には消去領域４を設ける。この
時、消去領域４を形成するために用いるリンまたは砒素
の数は、１平方cm当たり1014個以下となるようにする。
これらの領域にまたがるように第１のゲート絶縁膜５を
設ける。消去領域４の上には第１のゲート絶縁膜５を除
去してからトンネル用のゲート酸化膜６を素子分離用絶
縁膜の端部から離して設ける。そして、チャネル領域10
を覆い、トンネル用のゲート酸化膜６と交差するように
ポリシリコンよりなるフローティングゲート７を設け、
フローティングゲート７を電気的に絶縁するための層間
絶縁膜８を設けたのちコントロールゲート９を設ける。
トンネル用のゲート酸化膜６とフローティングゲート７
との重なりによって決定される領域がトンネル領域40で
ある。 第１図（ａ）に示すように、消去領域４はドレイン領
域３の側方によるので、消去領域４に含まれる不純物濃
度を下げてもドレインの並列抵抗が増加することはな
い。消去領域４の不純物濃度が低くできるので、この上
に形成されるトンネル用のゲート酸化膜６は電流ストレ
スに対する耐性に優れるだけでなく、極めて歩留りよく
製造することができる。第３図は、膜厚約100Åのゲー
ト酸化膜の耐圧歩留りの不純物濃度に対する依存性の一
例を示したものである。１平方cm当たりの不純物濃度が
1014を越えると急激に耐圧歩留りが下がることが分か
る。 さらに、トンネル領域40はトンネル用のゲート酸化膜
６とフローティングゲート７との交差する部分によって
決定され、素子分離用の絶縁膜の端部を含むことはな
い。このことは以下に述べる利点となっている。 第１に、トンネル領域40は完全に消去領域４の内側に
含まれていて、周囲を第１のゲート絶縁膜５およびフィ
ールド酸化膜によって囲まれているので、消去領域４に
高い電圧を印加してフローティングゲート７から電子を
引く抜くときに、消去領域４の半導体表面が反転しても
半導体基板１の電位が消去領域４に伝わり、その電位を
下げてしまうことはない。従ってメモリの消去時に安定
した特性が得られる。 第２に、トンネル領域40は素子分離用の絶縁膜の端部
を含まないので、トンネル用のゲート酸化膜の特性が素
子分離用の絶縁膜の影響によって劣化することはない。 第３に、トンネル領域40はトンネル用のゲート酸化膜
６とフローティングゲート７との交差する部分によって
決定されるが、フローティングゲート７はポリシリコン
よりなるため微細加工が容易であり極めて細く製作する
ことが可能である。このことは、フローティングゲート
７が消去領域４に対して持つ静電容量の値を小さくでき
ることを意味する。フローティングゲート７と消去領域
４との間の容量値が小さければ、フローティングゲート
７の電位を容量的に制御しているコントロールゲート９
の容量を小さくすることができ、結果として面積の小さ
いメモリセルを提供することがてきる。 本実施例においてはコントロールゲートがフローティ
ングゲートの上にある場合について説明したが、コント
ロールゲートが基板内にある半導体不揮発性メモリにお
いても本発明が応用できることは言うまでもない。 〔発明の効果〕 以上述べてきたように本発明は、消去領域をドレイン
領域側方のチャネル領域に面していない部分に設け、ト
ンネル領域を含む消去領域の不純物の個数を１平方cm当
たり1014個以下とすることで、ドレイン抵抗を上げるこ
となく、トンネル用酸化膜の歩留りを向上させ、電流ス
トレスに対する耐性を改善する効果を有する。トンネル
領域を薄い絶縁膜とポリシリコンよりなるフローティン
グゲートとの重なりで決定される領域とし、トンネル領
域が素子分離絶縁膜の端部を含まないようにすること
で、消去領域の不純物濃度が下がり消去時に消去領域が
反転しても半導体基板の電位が消去領域には伝わらない
構造となり、安定した消去特性が得られるという効果を
有する。さらに、トンネル領域の幅はポリシリコンより
なるフローティングゲートの幅で決定されるので、フロ
ーティングゲートと消去領域との間の容量を小さくする
ことができ、この容量に応じてコントロールゲートの容
量を小さくすることで、メモリセルの面積を小さくする
効果を有する。
基板上にフローティングゲートとこのフローティングゲ
ートに電子をトンネル電流として出し入れするためのト
ンネル領域とを有するフローティングゲート型の半導体
不揮発性メモリに関する。 〔発明の概要〕 本発明では、ドレイン領域の側方に別の消去領域を設
け、しかも消去領域内に位置する電子の注入をするトン
ネル領域は素子分離領域の端部を含まないようにした。
さらに、トンネル領域周辺の消去領域をＮ型の半導体と
するための不純物としてリンあるいは砒素の原子を１平
方cm当たり1014個以下しか含まないようにした。 〔従来の技術〕 従来のフローティングゲート型の半導体不揮発性メモ
リの構造を第２図を用いて説明する。第２図（ａ）は従
来例の平面図、第２図（ｂ）はＢ−Ｂ′に沿っての断面
模式図である。Ｐ型シリコン基板11にn+型のソース領域
12、ドレイン領域13、消去領域を兼ねるドレイン領域14
を設け、これらの領域およびチャネル領域20にまたがる
ように第１のゲート酸化膜15を設ける。更にゲート酸化
膜15の一部にトンネル用のゲート酸化膜16を設け、その
上に第１のポリシリコンからなるフローティングゲート
17とフローティングゲート17を電気的に絶縁するための
層間絶縁膜18と第２のポリシリコンからなるコントロー
ルゲート19とを順次設けてある。この構造を有する半導
体不揮発性メモリについてはアメリカ合衆国特許420315
8号に開示されている。この半導体不揮発性メモリはコ
ントロールゲート19の電位によって、容量的に結合して
いるフローティングゲート17の電位を制御し、フローテ
ィングゲート17と消去領域14との間でトンネル用のゲー
ト酸化膜16を介して電子の出し入れをするものである。
他の従来例として特開昭59−178774号も挙げることがで
きる。 〔発明が解決しようとする問題点〕 上述したように、従来のフローティングゲート型の半
導体不揮発性メモリでは、消去領域14はチャネル領域に
接するドレイン領域の一部を兼ねているので、その抵抗
を下げるために、Ｎ型の不純物であるリンや砒素を多量
に含まなくてはならなかった。しかし、消去領域14が多
量の不純物を含むことは、この上に熱酸化によって形成
されるトンネル用酸化膜16の歩留りを低下させる原因と
なっていた。また、酸化膜の電流ストレスに対する耐性
を劣化させ、メモリの書き換え可能回数を制限する原因
ともなっていた。消去領域14の不純物濃度を下げること
は容易に考えられる改善方法であるが、従来の構造を有
するフローティングゲート型の半導体不揮発性メモリに
おいては、次のような問題点が生じてしまう。メモリの
消去時には、ドレイン領域13を通じて消去領域14に20V
程度の高い電圧を加えるが、消去領域14の不純物濃度が
低い場合、消去領域14の表面が反転し、そこにチャネル
領域20の電位（通常は0V）が伝わり、消去領域14の電位
が下がってしまい、効率良く消去することができなくな
ってしまう。 この様に、従来のフローティングゲート型の半導体不
揮発性メモリには同時に解決することのできない問題点
があった。 〔問題点を解決するための手段〕 上記の問題点を解決するために本発明の半導体不揮発
性メモリは、消去領域をドレイン領域の側方のチャネル
領域に面していない部分に設けた。そして、チャネル領
域を含む消去領域の不純物の個数を１平方cm当たり1014
個以下とした。さらに、トンネル領域を第１の薄い絶縁
膜とポリシリコンよりなるフローティングゲートとの重
なりで決定される領域とし、トンネル領域が素子分離絶
縁膜の端部を含まないようにした。 〔作用〕 本発明の半導体不揮発性メモリは、消去領域をドレイ
ン領域の側方のチャネル領域に面していない部分に設け
ることで、消去領域の不純物濃度を下げてもドレイン領
域の抵抗が増加しない構造を有する。そして、トンネル
領域を含む消去領域の不純物の個数を１平方cm当たり10
14個以下とすることで、トンネル用酸化膜の歩留りおよ
び電流ストレスに対する耐性の改善を図った。さらに、
トンネル領域を第１の薄い絶縁膜とポリシリコンよりな
るフローティングゲートとの重なりで決定される領域と
し、トンネル領域が素子分離絶縁膜の端部を含まないよ
うにすることで、消去領域の不純物濃度が下がり消去時
に消去領域が反転しても半導体基板の電位が消去領域に
伝わらないようにした。 〔実施例〕 本発明の実施例について図面を参照して詳細に説明す
る。 第１図（ａ）は本発明によるフローティングゲート型
半導体不揮発性メモリの一実施例の平面図、第１図
（ｂ）は第１図（ａ）のＡ−Ａ′での断面模式図であ
る。ｐ型半導体基板１の表面にｎ型のソース領域２およ
びドレイン領域３を設け、ドレイン側方のチャネル領域
10に面していない部分には消去領域４を設ける。この
時、消去領域４を形成するために用いるリンまたは砒素
の数は、１平方cm当たり1014個以下となるようにする。
これらの領域にまたがるように第１のゲート絶縁膜５を
設ける。消去領域４の上には第１のゲート絶縁膜５を除
去してからトンネル用のゲート酸化膜６を素子分離用絶
縁膜の端部から離して設ける。そして、チャネル領域10
を覆い、トンネル用のゲート酸化膜６と交差するように
ポリシリコンよりなるフローティングゲート７を設け、
フローティングゲート７を電気的に絶縁するための層間
絶縁膜８を設けたのちコントロールゲート９を設ける。
トンネル用のゲート酸化膜６とフローティングゲート７
との重なりによって決定される領域がトンネル領域40で
ある。 第１図（ａ）に示すように、消去領域４はドレイン領
域３の側方によるので、消去領域４に含まれる不純物濃
度を下げてもドレインの並列抵抗が増加することはな
い。消去領域４の不純物濃度が低くできるので、この上
に形成されるトンネル用のゲート酸化膜６は電流ストレ
スに対する耐性に優れるだけでなく、極めて歩留りよく
製造することができる。第３図は、膜厚約100Åのゲー
ト酸化膜の耐圧歩留りの不純物濃度に対する依存性の一
例を示したものである。１平方cm当たりの不純物濃度が
1014を越えると急激に耐圧歩留りが下がることが分か
る。 さらに、トンネル領域40はトンネル用のゲート酸化膜
６とフローティングゲート７との交差する部分によって
決定され、素子分離用の絶縁膜の端部を含むことはな
い。このことは以下に述べる利点となっている。 第１に、トンネル領域40は完全に消去領域４の内側に
含まれていて、周囲を第１のゲート絶縁膜５およびフィ
ールド酸化膜によって囲まれているので、消去領域４に
高い電圧を印加してフローティングゲート７から電子を
引く抜くときに、消去領域４の半導体表面が反転しても
半導体基板１の電位が消去領域４に伝わり、その電位を
下げてしまうことはない。従ってメモリの消去時に安定
した特性が得られる。 第２に、トンネル領域40は素子分離用の絶縁膜の端部
を含まないので、トンネル用のゲート酸化膜の特性が素
子分離用の絶縁膜の影響によって劣化することはない。 第３に、トンネル領域40はトンネル用のゲート酸化膜
６とフローティングゲート７との交差する部分によって
決定されるが、フローティングゲート７はポリシリコン
よりなるため微細加工が容易であり極めて細く製作する
ことが可能である。このことは、フローティングゲート
７が消去領域４に対して持つ静電容量の値を小さくでき
ることを意味する。フローティングゲート７と消去領域
４との間の容量値が小さければ、フローティングゲート
７の電位を容量的に制御しているコントロールゲート９
の容量を小さくすることができ、結果として面積の小さ
いメモリセルを提供することがてきる。 本実施例においてはコントロールゲートがフローティ
ングゲートの上にある場合について説明したが、コント
ロールゲートが基板内にある半導体不揮発性メモリにお
いても本発明が応用できることは言うまでもない。 〔発明の効果〕 以上述べてきたように本発明は、消去領域をドレイン
領域側方のチャネル領域に面していない部分に設け、ト
ンネル領域を含む消去領域の不純物の個数を１平方cm当
たり1014個以下とすることで、ドレイン抵抗を上げるこ
となく、トンネル用酸化膜の歩留りを向上させ、電流ス
トレスに対する耐性を改善する効果を有する。トンネル
領域を薄い絶縁膜とポリシリコンよりなるフローティン
グゲートとの重なりで決定される領域とし、トンネル領
域が素子分離絶縁膜の端部を含まないようにすること
で、消去領域の不純物濃度が下がり消去時に消去領域が
反転しても半導体基板の電位が消去領域には伝わらない
構造となり、安定した消去特性が得られるという効果を
有する。さらに、トンネル領域の幅はポリシリコンより
なるフローティングゲートの幅で決定されるので、フロ
ーティングゲートと消去領域との間の容量を小さくする
ことができ、この容量に応じてコントロールゲートの容
量を小さくすることで、メモリセルの面積を小さくする
効果を有する。
【図面の簡単な説明】
第１図（ａ）は本発明による半導体不揮発性メモリの一
実施例の平面図、第１図（ｂ）は第１図（ａ）のＡ−
Ａ′での断面図、第２図（ａ）は従来の半導体不揮発性
メモリの平面図、第２図（ｂ）は第２図のＢ−Ｂ′での
断面図、第３図はゲート酸化膜の耐圧歩留りの基板の不
純物の個数に対する依存性を表す図である。 １……ｐ型半導体基板 ２……ソース領域 ３……ドレイン領域 ４……消去領域 ５……第１のゲート酸化膜 ６……トンネル用のゲート酸化膜 ７……フローティングゲート 10……チャネル領域 40……トンネル領域
実施例の平面図、第１図（ｂ）は第１図（ａ）のＡ−
Ａ′での断面図、第２図（ａ）は従来の半導体不揮発性
メモリの平面図、第２図（ｂ）は第２図のＢ−Ｂ′での
断面図、第３図はゲート酸化膜の耐圧歩留りの基板の不
純物の個数に対する依存性を表す図である。 １……ｐ型半導体基板 ２……ソース領域 ３……ドレイン領域 ４……消去領域 ５……第１のゲート酸化膜 ６……トンネル用のゲート酸化膜 ７……フローティングゲート 10……チャネル領域 40……トンネル領域
Claims (1)
- (57)【特許請求の範囲】 １．第１の導電型の半導体基板と前記半導体基板表面に
設けられた逆導電型のソース・ドレイン領域と、前記ド
レイン領域と接続された消去領域と、前記半導体基板お
よび前記ソース・ドレイン領域のいづれの領域とも電気
的に直接接触しないように絶縁包囲して一部は前記ソー
ス・ドレイン領域間のチャネル領域上に、また、他の一
部は前記消去領域に重なるように設けられたフローティ
ングゲートと、前記フローティングゲートと前記消去領
域との間に設けられ、一部は電子のトンネル領域となる
第１の絶縁膜と、前記第１の絶縁膜以外の活性領域上に
設けられた第２の絶縁膜と、前記フローティングゲート
を覆う第３の絶縁膜と、前記第３の絶縁膜を介して設け
られたコントロールゲートとからなるフローティングゲ
ート型不揮発性メモリにおいて、前記消去領域は、前記
チャネル領域方向に対して側方の前記ドレイン領域に形
成され、前記フローティングゲートと前記消去領域との
重なる部分が前記ドレイン領域のうち前記チャネル領域
を決定する領域から離れており、前記トンネル領域は、
前記フローティングゲートと前記第１の絶縁膜との重な
りにより決定され、素子分離絶縁膜の端部から離れてお
り、前記コントロールゲートは前記消去領域とは、平面
的に重ならないように設けられていることを特徴とする
半導体不揮発性メモリ。 ２．前記トンネル領域周辺の前記消去領域はＮ型の半導
体とするための不純物としてリンあるいは砒素の原子が
１平方当たり1014個以下である請求項１記載の半導体不
揮発性メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62318372A JP2691204B2 (ja) | 1987-12-16 | 1987-12-16 | 半導体不揮発性メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62318372A JP2691204B2 (ja) | 1987-12-16 | 1987-12-16 | 半導体不揮発性メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01160058A JPH01160058A (ja) | 1989-06-22 |
| JP2691204B2 true JP2691204B2 (ja) | 1997-12-17 |
Family
ID=18098413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62318372A Expired - Lifetime JP2691204B2 (ja) | 1987-12-16 | 1987-12-16 | 半導体不揮発性メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2691204B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2663863B2 (ja) * | 1994-04-19 | 1997-10-15 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| JP5838078B2 (ja) * | 2010-12-21 | 2015-12-24 | セイコーインスツル株式会社 | 半導体不揮発性メモリ装置 |
| JP5829896B2 (ja) | 2010-12-29 | 2015-12-09 | セイコーインスツル株式会社 | 半導体不揮発性メモリ装置 |
| JP5839958B2 (ja) | 2010-12-29 | 2016-01-06 | セイコーインスツル株式会社 | 半導体不揮発性メモリ装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6032363A (ja) * | 1983-08-02 | 1985-02-19 | Nec Corp | 不揮発性半導体記憶装置の製造方法 |
| JPS61181168A (ja) * | 1985-02-07 | 1986-08-13 | Nec Corp | 不揮発性半導体記憶装置 |
| JPS6254472A (ja) * | 1985-09-02 | 1987-03-10 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JPS6466971A (en) * | 1987-09-07 | 1989-03-13 | Nec Corp | Floating gate tunnel oxide film type semiconductor memory element |
-
1987
- 1987-12-16 JP JP62318372A patent/JP2691204B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01160058A (ja) | 1989-06-22 |
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