JP2784765B2 - 半導体不揮発性メモリの製造方法 - Google Patents
半導体不揮発性メモリの製造方法Info
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- JP2784765B2 JP2784765B2 JP63059019A JP5901988A JP2784765B2 JP 2784765 B2 JP2784765 B2 JP 2784765B2 JP 63059019 A JP63059019 A JP 63059019A JP 5901988 A JP5901988 A JP 5901988A JP 2784765 B2 JP2784765 B2 JP 2784765B2
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- Japan
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- tunnel
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- gate electrode
- floating gate
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、コンピュータなどの電子機器に用いられ
ている半導体不揮発性メモリに関する。
ている半導体不揮発性メモリに関する。
この発明は、トンネル注入型半導体不揮発性メモリに
おいて、トンネル絶縁膜下のトンネル拡散領域を、浮遊
ゲート電極形成後自己整合的に形成することにより、信
頼性を高めるとともに、構造を簡単にして早く作製する
ことができるようにしたものである。
おいて、トンネル絶縁膜下のトンネル拡散領域を、浮遊
ゲート電極形成後自己整合的に形成することにより、信
頼性を高めるとともに、構造を簡単にして早く作製する
ことができるようにしたものである。
従来、第２図に示すように、浮遊ゲート電極３の下の
トンネル拡散領域10は、浮遊ゲート電極３形成前に形成
されていた。
トンネル拡散領域10は、浮遊ゲート電極３形成前に形成
されていた。
しかし、従来の半導体不揮発性メモリは、トンネル拡
散領域を形成するために、浮遊ゲート電極の形成前に不
純物形成工程を追加して、その構造を形成している。そ
のため、不純物領域形成時に、シリコン基板に欠陥が生
じ、その上のトンネル酸化膜の破壊による品質低下及
び、作製工程が長いという問題点があった。
散領域を形成するために、浮遊ゲート電極の形成前に不
純物形成工程を追加して、その構造を形成している。そ
のため、不純物領域形成時に、シリコン基板に欠陥が生
じ、その上のトンネル酸化膜の破壊による品質低下及
び、作製工程が長いという問題点があった。
そこで、この発明は従来のこのような欠点を解決する
ために、トンネル拡散領域専用の不純物ドーピング工程
を追加せずに、トンネル拡散領域を形成して、単純な構
造で早く半導体不揮発性メモリを形成することを目的と
している。
ために、トンネル拡散領域専用の不純物ドーピング工程
を追加せずに、トンネル拡散領域を形成して、単純な構
造で早く半導体不揮発性メモリを形成することを目的と
している。
上記問題点を解決するために、この発明は、トンネル
拡散領域を浮遊ゲート電極形成後、他のトランジスタの
ソース・ドレイン領域と同様に浮遊ゲート電極に対して
自己整合的に形成することにより、簡単にトンネル拡散
領域できるとともに、トンネル酸化膜の膜質の向上がで
きるようにした。
拡散領域を浮遊ゲート電極形成後、他のトランジスタの
ソース・ドレイン領域と同様に浮遊ゲート電極に対して
自己整合的に形成することにより、簡単にトンネル拡散
領域できるとともに、トンネル酸化膜の膜質の向上がで
きるようにした。
以下に、この発明の実施例を図面に基づいて説明す
る。第１図（ａ）〜（ｃ）は、本発明の半導体不揮発性
メモリである。第１図（ａ）はその平面図であり、第１
図（ｂ）は第１図（ａ）のＡ−Ａ′線に沿った断面図で
あり、第１図（ｃ）は第１図（ａ）のＢ−Ｂ′線に沿っ
た断面図である。Ｐ型半導体基板１の表面に、ゲート酸
化膜２を介して浮遊ゲート電極３が設けられている。N+
型のソース及びドレイン領域は、Ｐ型半導体基板上に、
浮遊ゲート電極３に対して自己整合的に設けられてい
る。即ち、浮遊ゲート電極３を形成後、浮遊ゲート電極
３をマスクにしてイオン注入により、N+型のソース・ド
レイン領域９が形成される。ソース領域８とドレイン領
域９との間のコンダクタンスは、浮遊ゲート電極３の電
位により変化する。浮遊ゲート電極３の中に電子が多数
入っていると、コンダクタンスは小さく、逆に電子が入
っていないとコンダクタンスは大きくなる。電子の多さ
を変えることによって、情報を記憶することができる。
浮遊ゲート電極３の上には、制御ゲート絶縁膜10を介し
て制御ゲート電極４が形成されている。制御ゲート電極
10は、浮遊ゲート電極３と強く容量結合しており、浮遊
ゲート電極３の電位を制御する働きをする。浮遊ゲート
電極３への電子の注入あるいは抜き取りを、トンネル絶
縁膜７を介したトンネル電流によって行われる。トンネ
ル電流は、トンネル絶縁膜７に高電界を印加することに
よって流すことができる。高電界を印加するためのトン
ネル拡散領域は、トンネル絶縁膜７の下に、N+拡散領域
６として形成されている。N+拡散領域は、ソースあるい
は、ドレイン領域と同時に形成できる。従って、N+拡散
領域形成後トンネル酸化膜を形成しないために、N+拡散
形成工程によるトンネル酸化膜の膜質低下を防ぐことが
できる。浮遊ゲート電極３をマスクとして、イオン注入
によって形成される。浮遊ゲート電極３の巾を、N+拡散
領域６の横方向拡散長の２倍以内の長さにすることによ
り、第１図（ｃ）のように、トンネル絶縁膜７の下の半
導体基板１の表面をN+型にすることができる。浮遊ゲー
ト電極３の巾を、N+の拡散領域の横方向拡散長の２倍以
内にすることにより、トンネル拡散領域での表面Ｔレイ
ンダウン及び空乏化による電圧降下を防ぐことができ
る。又、トンネル酸化膜形成後に、トンネル拡散領域を
形成するために、品質の良いトンネル酸化膜を形成する
ことができる。不揮発性メモリにおいては、一般に、高
耐圧用のソース・ドレイン領域用のイオン注入工程もあ
るが、そのイオン注入により、トンネル拡散領域を形成
してもよい。高耐圧用のイオン注入の方が、横方向の拡
散長が長いためにこの発明に適している。
る。第１図（ａ）〜（ｃ）は、本発明の半導体不揮発性
メモリである。第１図（ａ）はその平面図であり、第１
図（ｂ）は第１図（ａ）のＡ−Ａ′線に沿った断面図で
あり、第１図（ｃ）は第１図（ａ）のＢ−Ｂ′線に沿っ
た断面図である。Ｐ型半導体基板１の表面に、ゲート酸
化膜２を介して浮遊ゲート電極３が設けられている。N+
型のソース及びドレイン領域は、Ｐ型半導体基板上に、
浮遊ゲート電極３に対して自己整合的に設けられてい
る。即ち、浮遊ゲート電極３を形成後、浮遊ゲート電極
３をマスクにしてイオン注入により、N+型のソース・ド
レイン領域９が形成される。ソース領域８とドレイン領
域９との間のコンダクタンスは、浮遊ゲート電極３の電
位により変化する。浮遊ゲート電極３の中に電子が多数
入っていると、コンダクタンスは小さく、逆に電子が入
っていないとコンダクタンスは大きくなる。電子の多さ
を変えることによって、情報を記憶することができる。
浮遊ゲート電極３の上には、制御ゲート絶縁膜10を介し
て制御ゲート電極４が形成されている。制御ゲート電極
10は、浮遊ゲート電極３と強く容量結合しており、浮遊
ゲート電極３の電位を制御する働きをする。浮遊ゲート
電極３への電子の注入あるいは抜き取りを、トンネル絶
縁膜７を介したトンネル電流によって行われる。トンネ
ル電流は、トンネル絶縁膜７に高電界を印加することに
よって流すことができる。高電界を印加するためのトン
ネル拡散領域は、トンネル絶縁膜７の下に、N+拡散領域
６として形成されている。N+拡散領域は、ソースあるい
は、ドレイン領域と同時に形成できる。従って、N+拡散
領域形成後トンネル酸化膜を形成しないために、N+拡散
形成工程によるトンネル酸化膜の膜質低下を防ぐことが
できる。浮遊ゲート電極３をマスクとして、イオン注入
によって形成される。浮遊ゲート電極３の巾を、N+拡散
領域６の横方向拡散長の２倍以内の長さにすることによ
り、第１図（ｃ）のように、トンネル絶縁膜７の下の半
導体基板１の表面をN+型にすることができる。浮遊ゲー
ト電極３の巾を、N+の拡散領域の横方向拡散長の２倍以
内にすることにより、トンネル拡散領域での表面Ｔレイ
ンダウン及び空乏化による電圧降下を防ぐことができ
る。又、トンネル酸化膜形成後に、トンネル拡散領域を
形成するために、品質の良いトンネル酸化膜を形成する
ことができる。不揮発性メモリにおいては、一般に、高
耐圧用のソース・ドレイン領域用のイオン注入工程もあ
るが、そのイオン注入により、トンネル拡散領域を形成
してもよい。高耐圧用のイオン注入の方が、横方向の拡
散長が長いためにこの発明に適している。
又、本発明は制御ゲート領域も半導体基板表面に形成
することができる。即ち、第３図（ａ），（ｂ）に示す
ように形成する。第３図（ａ）はその平面図、第３図
（ｂ）は第３図（ａ）のＣ−Ｃ′線に沿った断面図であ
る。浮遊ゲート電極３の下に、制御ゲート酸化膜15を介
して、制御ゲート領域６を形成する。この制御ゲート領
域は、浮遊ゲート電極３に対して、自己整合的に形成さ
れる。浮遊ゲート電極の巾を、自己整合的に形成された
N+拡散領域６の横方向拡散長の２倍より狭くすることに
より、浮遊ゲート電極３の下を全面N+型の拡散領域にす
ることができるため、制御ゲート領域として用いること
ができる。
することができる。即ち、第３図（ａ），（ｂ）に示す
ように形成する。第３図（ａ）はその平面図、第３図
（ｂ）は第３図（ａ）のＣ−Ｃ′線に沿った断面図であ
る。浮遊ゲート電極３の下に、制御ゲート酸化膜15を介
して、制御ゲート領域６を形成する。この制御ゲート領
域は、浮遊ゲート電極３に対して、自己整合的に形成さ
れる。浮遊ゲート電極の巾を、自己整合的に形成された
N+拡散領域６の横方向拡散長の２倍より狭くすることに
より、浮遊ゲート電極３の下を全面N+型の拡散領域にす
ることができるため、制御ゲート領域として用いること
ができる。
この発明は、以上説明したように、トンネル拡散領域
を、他のトランジスタのN+拡散領域と同時に形成してい
るために、簡単に早く信頼性の良い半導体不揮発性メモ
リをつくることができる。
を、他のトランジスタのN+拡散領域と同時に形成してい
るために、簡単に早く信頼性の良い半導体不揮発性メモ
リをつくることができる。
第１図（ａ）は、この発明にかかる半導体不揮発性メモ
リの平面図、第１図（ｂ）は、第１図（ａ）のＡ−Ａ′
線に沿った断面図、第１図（ｃ）は、第１図（ａ）のＢ
−Ｂ′線に沿った断面図である。第２図は、従来の半導
体不揮発性メモリの断面図、第３図（ａ）は、本発明の
他の実施例の平面図、第３図（ｂ）は、第３図（ａ）の
Ｃ−Ｃ′線に沿った断面図である。 １……半導体基板 ３……浮遊ゲート電極 ７……トンネル絶縁膜
リの平面図、第１図（ｂ）は、第１図（ａ）のＡ−Ａ′
線に沿った断面図、第１図（ｃ）は、第１図（ａ）のＢ
−Ｂ′線に沿った断面図である。第２図は、従来の半導
体不揮発性メモリの断面図、第３図（ａ）は、本発明の
他の実施例の平面図、第３図（ｂ）は、第３図（ａ）の
Ｃ−Ｃ′線に沿った断面図である。 １……半導体基板 ３……浮遊ゲート電極 ７……トンネル絶縁膜
Claims (1)
- 【請求項１】お互いに間隔を置いて、第１導電型の半導
体基板の表面に設けられた第２導電型のソース領域及び
ドレイン領域と、前記半導体基板の表面に前記間隔と離
れ且つ前記ドレイン領域と接続して設けられたトンネル
拡散領域と、前記ソース領域及びドレイン領域との間に
ゲート酸化膜を介して設けられ且つ前記トンネル拡散領
域上にトンネル絶縁膜を介して設けられた浮遊ゲート電
極とからなる半導体不揮発性メモリの製造方法に於い
て、前記トンネル拡散領域上の前記浮遊ゲート電極の線
幅を前記トンネル拡散領域の横方向拡散長さの２倍より
狭い線幅にし、前記第２導電型のソース領域及びドレイ
ン領域並びにトンネル拡散領域とは、前記浮遊ゲート電
極形成後自己整合的に同時に形成し、前記トンネル絶縁
膜下に前記トンネル拡散層を設けることを特徴とする半
導体不揮発性メモリの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63059019A JP2784765B2 (ja) | 1988-03-11 | 1988-03-11 | 半導体不揮発性メモリの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63059019A JP2784765B2 (ja) | 1988-03-11 | 1988-03-11 | 半導体不揮発性メモリの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01232769A JPH01232769A (ja) | 1989-09-18 |
| JP2784765B2 true JP2784765B2 (ja) | 1998-08-06 |
Family
ID=13101157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63059019A Expired - Lifetime JP2784765B2 (ja) | 1988-03-11 | 1988-03-11 | 半導体不揮発性メモリの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2784765B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19929618B4 (de) * | 1999-06-28 | 2006-07-13 | Infineon Technologies Ag | Verfahren zur Herstellung einer nichtflüchtigen Halbleiter-Speicherzelle mit separatem Tunnelfenster |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6161469A (ja) * | 1984-09-03 | 1986-03-29 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JPS62140471A (ja) * | 1985-12-16 | 1987-06-24 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JPS62183187A (ja) * | 1986-02-06 | 1987-08-11 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1988
- 1988-03-11 JP JP63059019A patent/JP2784765B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01232769A (ja) | 1989-09-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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