JPS62183187A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62183187A JPS62183187A JP2515386A JP2515386A JPS62183187A JP S62183187 A JPS62183187 A JP S62183187A JP 2515386 A JP2515386 A JP 2515386A JP 2515386 A JP2515386 A JP 2515386A JP S62183187 A JPS62183187 A JP S62183187A
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- 229910052710 silicon Inorganic materials 0.000 claims 2
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ＥＥＰＲＯＭの製造方法であって、基板上に絶縁膜を介
してトンネル部を有するフローティングゲート電極を形
成する際、基板上に絶縁膜を形成後、この絶縁膜のトン
ネル部形成領域を開口後、この開口部にＳｉ酸化膜、或
いはＳｉ窒化膜を形成する。
してトンネル部を有するフローティングゲート電極を形
成する際、基板上に絶縁膜を形成後、この絶縁膜のトン
ネル部形成領域を開口後、この開口部にＳｉ酸化膜、或
いはＳｉ窒化膜を形成する。
更に異方性エツチングで前記開口部のＳｉ酸化膜或いは
Ｓｉ窒化膜をエツチングして、前記開口部の内壁にＳ】
酸化膜、或いはＳ４窒化膜を形成後、この開口部を含む
基板上にドープトポリＳｉ膜を形成し、これをフローテ
ィングゲート電極に形成して、トンネル部の電極面積を
小さくすることで、トンネル部下の容量を小さくして、
コントロールゲート電極に電圧を印加した時のトンネル
電流を流れ易くする。このようにして、トンネル部を微
少に形成して集積度を向上させた場合でも、装置に於け
る情報の書込み、および消去効率が低下しないようにし
た半導体装置の製造方法。
Ｓｉ窒化膜をエツチングして、前記開口部の内壁にＳ】
酸化膜、或いはＳ４窒化膜を形成後、この開口部を含む
基板上にドープトポリＳｉ膜を形成し、これをフローテ
ィングゲート電極に形成して、トンネル部の電極面積を
小さくすることで、トンネル部下の容量を小さくして、
コントロールゲート電極に電圧を印加した時のトンネル
電流を流れ易くする。このようにして、トンネル部を微
少に形成して集積度を向上させた場合でも、装置に於け
る情報の書込み、および消去効率が低下しないようにし
た半導体装置の製造方法。
本発明はＥＥＰＲＯＭの製造方法に係り、特にフローテ
ィングゲート電極に於けるトンネル部の面積を小さくす
ることで、フローティングゲート電極と基板間に於ける
容量Ｃ１とコントロール電極とフローティングゲート電
極間に於ける容Ｊｉ Ｃ２との比、即ちＣ２／ＣＩを大
きくして、装置に於ける情報の書込み、および消去効率
を高めたＥＥＰＲＯＭの製造方法に関する。
ィングゲート電極に於けるトンネル部の面積を小さくす
ることで、フローティングゲート電極と基板間に於ける
容量Ｃ１とコントロール電極とフローティングゲート電
極間に於ける容Ｊｉ Ｃ２との比、即ちＣ２／ＣＩを大
きくして、装置に於ける情報の書込み、および消去効率
を高めたＥＥＰＲＯＭの製造方法に関する。
半導体記憶装置に書き込まれた情報を、紫外線を用いて
消去するＥＰＲＯＭに代わって、電気的に情報を書込み
、かつ消去するＥＥＰＲＯＭは、消去動作の際に半導体
装置を設置しているプリント基板等より装置をいちいち
取り外す必要がなく、簡単な回路を用いて書き込まれた
情報を消去できるので、種々の電子装置に用いられてい
る。
消去するＥＰＲＯＭに代わって、電気的に情報を書込み
、かつ消去するＥＥＰＲＯＭは、消去動作の際に半導体
装置を設置しているプリント基板等より装置をいちいち
取り外す必要がなく、簡単な回路を用いて書き込まれた
情報を消去できるので、種々の電子装置に用いられてい
る。
このようなＥＥＰＲＯＭに於いては、トンネル部の面積
を小さくして集積度の向上を図り、かつコントロール電
極への所定の印加電圧に対するトンネル電流を増大せし
めて情報の書込み、および消去効率を向上させた装置が
要望されている。
を小さくして集積度の向上を図り、かつコントロール電
極への所定の印加電圧に対するトンネル電流を増大せし
めて情報の書込み、および消去効率を向上させた装置が
要望されている。
（従来の技術〕
従来、このような半導体装置を形成する場合、第６図の
模式的平面図、および第６図をＶＩ−ＶＩ ’線に沿っ
て切断した模式的断面図である第７図に示すように、Ｐ
型のＳｉ基板１にＮ型の不純物原子の燐（Ｐ）等を導入
してソース領域２、並びにドレイン領域３を形成する。
模式的平面図、および第６図をＶＩ−ＶＩ ’線に沿っ
て切断した模式的断面図である第７図に示すように、Ｐ
型のＳｉ基板１にＮ型の不純物原子の燐（Ｐ）等を導入
してソース領域２、並びにドレイン領域３を形成する。
次いで第７，８図に示すように、ゲート酸化膜４を熱酸
化法で形成後、トンネル部形成予定領域５のゲート酸化
膜４の部分を開口した後、更に基板ｌ上にＳｉ酸化ＩＩ
！ ６を形成し、基板１上にトンネル部形成予定領域５
が窪んだ形のＳｉ酸化膜を形成する。
化法で形成後、トンネル部形成予定領域５のゲート酸化
膜４の部分を開口した後、更に基板ｌ上にＳｉ酸化ＩＩ
！ ６を形成し、基板１上にトンネル部形成予定領域５
が窪んだ形のＳｉ酸化膜を形成する。
次いでこの開口部よりＮ型の砒素（Ａｓ） 、或いは燐
（Ｐ）原子をイオン注入して第６図に示すようにドレイ
ン領域より舌状に延びるトンネル部８を形成する。
（Ｐ）原子をイオン注入して第６図に示すようにドレイ
ン領域より舌状に延びるトンネル部８を形成する。
更に第８図に示すように基板上に砒素または燐がドープ
されたドープトポリＳｉ膜７を形成し、このドープトポ
リＳｉ膜７を第６．７図に示すようにトンネル部８に向
かって舌状に突出形成し、トンネル部８が基板１の方向
に突出したフローティングゲート電極９を形成する。
されたドープトポリＳｉ膜７を形成し、このドープトポ
リＳｉ膜７を第６．７図に示すようにトンネル部８に向
かって舌状に突出形成し、トンネル部８が基板１の方向
に突出したフローティングゲート電極９を形成する。
更に第６．７図に示すようにフローティングゲート電極
６上にＳｉ酸化膜１０を形成し、更にその上にポリ５ｉ
ｌｌを形成後、このポリＳｉ膜を所定のパターンに形成
してコントロールゲート電極１）を形成後、Ｐ或いはＡ
ｓ等のＮ型不純物原子をイオン注入し、その上にＰＳＧ
Ｉｍ！１２を形成してＥＥＰＲＯＭを形成していた。
６上にＳｉ酸化膜１０を形成し、更にその上にポリ５ｉ
ｌｌを形成後、このポリＳｉ膜を所定のパターンに形成
してコントロールゲート電極１）を形成後、Ｐ或いはＡ
ｓ等のＮ型不純物原子をイオン注入し、その上にＰＳＧ
Ｉｍ！１２を形成してＥＥＰＲＯＭを形成していた。
このようにして、ドレイン領域３とフローティングゲー
ト電極９が舌状に突出形成され、Ｓｉ酸化膜を介して重
なり合ってトンネル部８が形成されている。
ト電極９が舌状に突出形成され、Ｓｉ酸化膜を介して重
なり合ってトンネル部８が形成されている。
然し、このような従来の製造方法で形成したＥＥＰＲＯ
Ｍより更に高集積化した装置が要望されている。そのた
め、このトンネル部８と基板１間に於ける容量Ｃ１と、
フローティングゲート電極９とコントロール電極１０と
の間の容量Ｃ２との間の容量比Ｃ２／ Ｃ＋を高めるこ
とで、コントロール電極１０に電圧を印加して情報を書
き込むとき、その印加電圧に対するトンネル部８より基
板の方向に向かって流れるトンネル電流を増大させ、装
置の集積度を向上させた場合でも、装置の書込み効率や
消去効率の低下しない装置が要望されている。
Ｍより更に高集積化した装置が要望されている。そのた
め、このトンネル部８と基板１間に於ける容量Ｃ１と、
フローティングゲート電極９とコントロール電極１０と
の間の容量Ｃ２との間の容量比Ｃ２／ Ｃ＋を高めるこ
とで、コントロール電極１０に電圧を印加して情報を書
き込むとき、その印加電圧に対するトンネル部８より基
板の方向に向かって流れるトンネル電流を増大させ、装
置の集積度を向上させた場合でも、装置の書込み効率や
消去効率の低下しない装置が要望されている。
〔問題点を解決するための手段〕
本発明は上記した事項に鑑みてなされたもので、本発明
の半導体装置の製造方法は、Ｓｉ基板１にソース領域２
、およびドレイン領域３を形成後、この基板１にゲート
絶縁膜４を形成し、このゲート絶縁膜４のトンネル部形
成領域５を開口する工程、前記開口部より基板１に不純
物原子を導入してドレイン領域３に連なる舌状のトンネ
ル部８を形成する工程、この基板のゲート絶縁膜４上に
Ｓｉ酸化膜等の絶縁膜２１を形成する工程、 更に前記絶縁膜２１を異方性エツチングし、前記トンネ
ル部形成領域５の内壁に前記絶縁２１をリング状に形成
する工程、 次いで基板上にトンネル膜としてのＳｉ酸化膜２２を形
成する工程、更に基板上にポリＳｉ膜２３を形成後、所
定のパターンに形成してフローティングゲート電極とす
ることことを特徴とする。
の半導体装置の製造方法は、Ｓｉ基板１にソース領域２
、およびドレイン領域３を形成後、この基板１にゲート
絶縁膜４を形成し、このゲート絶縁膜４のトンネル部形
成領域５を開口する工程、前記開口部より基板１に不純
物原子を導入してドレイン領域３に連なる舌状のトンネ
ル部８を形成する工程、この基板のゲート絶縁膜４上に
Ｓｉ酸化膜等の絶縁膜２１を形成する工程、 更に前記絶縁膜２１を異方性エツチングし、前記トンネ
ル部形成領域５の内壁に前記絶縁２１をリング状に形成
する工程、 次いで基板上にトンネル膜としてのＳｉ酸化膜２２を形
成する工程、更に基板上にポリＳｉ膜２３を形成後、所
定のパターンに形成してフローティングゲート電極とす
ることことを特徴とする。
本発明の半導体装置の製造方法は、トンネル膜２２を形
成したトンネル部形成領域５の開口部の内壁にＳｉ酸化
膜、或いはＳｉ窒化膜２１をリング状に被着形成後、こ
の基板上にドープトポリＳｔ膜２３を形成後、所定のパ
ターンに形成してトンネル部８を有するフローティング
ゲート電極９を形成する。
成したトンネル部形成領域５の開口部の内壁にＳｉ酸化
膜、或いはＳｉ窒化膜２１をリング状に被着形成後、こ
の基板上にドープトポリＳｔ膜２３を形成後、所定のパ
ターンに形成してトンネル部８を有するフローティング
ゲート電極９を形成する。
このようにしてトンネル部の断面積が実効的に小さくな
ったフローティングゲート電極を形成することで、コン
トロール電極に所定の電圧を印加した場合に於けるトン
ネル電流の値を高めることで装置の書込み、および消去
効率を実質的に高め、装置の高集積化をした場合でも、
装置の特性が低下しないようにする。
ったフローティングゲート電極を形成することで、コン
トロール電極に所定の電圧を印加した場合に於けるトン
ネル電流の値を高めることで装置の書込み、および消去
効率を実質的に高め、装置の高集積化をした場合でも、
装置の特性が低下しないようにする。
以下、図面を用いて本発明の一実施例につき詳細に説明
する。
する。
第１図に示すようにＰ型のＳｉ基板１にＮ型の不純物原
子を導入してソース領域２、およびドレイン領域３を形
成後、基板１上にゲート酸化膜４を熱酸化法で形成後、
トンネル部形成領域５を所定のパターンにエツチングで
開口形成する。
子を導入してソース領域２、およびドレイン領域３を形
成後、基板１上にゲート酸化膜４を熱酸化法で形成後、
トンネル部形成領域５を所定のパターンにエツチングで
開口形成する。
そしてこのトンネル部形成領域５より下部の基板１に向
かってＮ型の砒素の不純物原子をイオン注入して前記第
６図に示したドレイン領域３より舌状に延び、トンネル
部を形成する低抵抗領域を形成する。
かってＮ型の砒素の不純物原子をイオン注入して前記第
６図に示したドレイン領域３より舌状に延び、トンネル
部を形成する低抵抗領域を形成する。
次いで第２図に示すように、この基板上にＣＶＤ法によ
りＳｉ酸化膜、或いはＳｉ窒化Ｉｌ！！２１を形成する
。
りＳｉ酸化膜、或いはＳｉ窒化Ｉｌ！！２１を形成する
。
更に第３図に示すように四弗化炭素（ＣＦ４ ）ガスと
酸素（０２）ガスとの混合ガスを用いたスパッタエツチ
ングによる異方性エツチングによって前記Ｓｉ酸化膜、
或いはＳｉ窒化１＊２１をスパッタエツチングする。
酸素（０２）ガスとの混合ガスを用いたスパッタエツチ
ングによる異方性エツチングによって前記Ｓｉ酸化膜、
或いはＳｉ窒化１＊２１をスパッタエツチングする。
この場合、異方性エツチングであるため、縦方向のエツ
チング速度が横方向のエツチング速度より大であるため
、開口されたトンネル部形成領域５の側壁にＳｔ酸化１
＊２１がリング状に付着してエツチングされる。
チング速度が横方向のエツチング速度より大であるため
、開口されたトンネル部形成領域５の側壁にＳｔ酸化１
＊２１がリング状に付着してエツチングされる。
次いで第４図に示すように、基板を熱酸化して開口部の
基板表面にトンネル膜としてのＳｉ酸化膜２２を薄く形
成する。
基板表面にトンネル膜としてのＳｉ酸化膜２２を薄く形
成する。
更に第５図に示すように基板上にドープトポリポリＳｉ
膜２３を形成後、所定のパターンに形成して前記した第
７図に示すトンネル部８を有するフローティングゲート
電極９を形成する。
膜２３を形成後、所定のパターンに形成して前記した第
７図に示すトンネル部８を有するフローティングゲート
電極９を形成する。
このようにすれば、トンネル部形成領域５の開口部の内
壁がリング状のＳｉ酸化膜２１によって被覆されている
ため、形成されたトンネル部８に於けるトンネル電極の
断面積がそのＳｉ酸化膜２１で被覆された分だけ微少な
寸法で形成される。 ゛そのため、トンネル部８とそ
の下の基板１との間に於ける容量Ｃ１と、フローティン
グケート電極とコントロール電極間の容量Ｃ２の比、即
ちＣ２／ Ｃ＋の値が大となり、コントロール電極１）
に印加する電圧に対してトンネル電流の値が増大して書
込み、および消去効率の向上した装置が得られる。
壁がリング状のＳｉ酸化膜２１によって被覆されている
ため、形成されたトンネル部８に於けるトンネル電極の
断面積がそのＳｉ酸化膜２１で被覆された分だけ微少な
寸法で形成される。 ゛そのため、トンネル部８とそ
の下の基板１との間に於ける容量Ｃ１と、フローティン
グケート電極とコントロール電極間の容量Ｃ２の比、即
ちＣ２／ Ｃ＋の値が大となり、コントロール電極１）
に印加する電圧に対してトンネル電流の値が増大して書
込み、および消去効率の向上した装置が得られる。
またこのようにすれば、従来の装置よりトンネル部８の
面積を微少に形成したとしても、装置の特性は変わらな
いので、トンネル部８の面積を微少に形成して装置の集
積度の向上が図れる。
面積を微少に形成したとしても、装置の特性は変わらな
いので、トンネル部８の面積を微少に形成して装置の集
積度の向上が図れる。
尚、本実施例ではドープトポリＳｉ膜２３を用いてフロ
ーティングゲート電極を形成したが、ポリＳｔ膜を形成
後、このポリＳｔ膜に不純物原子をイオン注入しても良
い。
ーティングゲート電極を形成したが、ポリＳｔ膜を形成
後、このポリＳｔ膜に不純物原子をイオン注入しても良
い。
またＳｉ基板はＰ型の基板を用いたが、Ｎ型の基板を用
いてソース、およびドレイン領域をＰ型の不純物原子を
導入して形成しても良い。
いてソース、およびドレイン領域をＰ型の不純物原子を
導入して形成しても良い。
以上述べたように、本発明の半導体装置の製造方法によ
れば、書込み、及び消去効率の向上したかつ集積度の向
上した半導体装置が得られる効果がある。
れば、書込み、及び消去効率の向上したかつ集積度の向
上した半導体装置が得られる効果がある。
第１図より第５図迄は、本発明の半導体装置の製造方法
を工程順に示す断面図、 第６図は従来の半導体装置の模式的な平面図、第７図は
第６図をｖｒ−ｖｒ“線に沿って切断した断面図、 第８図および第９図は従来の半導体装置の製造方法を工
程順に示す断面図である。 図に於いて、 ｌはＳｉ基板、２はソース領域、３はドレイン領域、４
はゲート酸化膜、５はトンネル部形成領域、２１はＳｔ
酸化膜、２２はトンネル膜、２３はドープトポリＳｉ膜
を示す。 ４１７１ｅｐｎＳｉ０４’Ｆ９ＥＲｉｔ−Ｘｍｆ４２
図 滞金ｔ＋ｓ：０２１更工・−Ａ−４−工叔図ＩＪ３
閃 ノドｊＥｅＲシ←〉ネルｎ更虜フｇ（工′ネデ〜ゴ＠
４ （２） 第 ５ 図 ’４１ｊｎＥＥＰＲＯＭｓ７’Ｊ代（ｊ’ｌ 乎１）ｍ
第 ６ 図
を工程順に示す断面図、 第６図は従来の半導体装置の模式的な平面図、第７図は
第６図をｖｒ−ｖｒ“線に沿って切断した断面図、 第８図および第９図は従来の半導体装置の製造方法を工
程順に示す断面図である。 図に於いて、 ｌはＳｉ基板、２はソース領域、３はドレイン領域、４
はゲート酸化膜、５はトンネル部形成領域、２１はＳｔ
酸化膜、２２はトンネル膜、２３はドープトポリＳｉ膜
を示す。 ４１７１ｅｐｎＳｉ０４’Ｆ９ＥＲｉｔ−Ｘｍｆ４２
図 滞金ｔ＋ｓ：０２１更工・−Ａ−４−工叔図ＩＪ３
閃 ノドｊＥｅＲシ←〉ネルｎ更虜フｇ（工′ネデ〜ゴ＠
４ （２） 第 ５ 図 ’４１ｊｎＥＥＰＲＯＭｓ７’Ｊ代（ｊ’ｌ 乎１）ｍ
第 ６ 図
Claims (2)
- （１）シリコン（Ｓｉ）基板（１）にソース、およびド
レイン領域（２、３）を形成後、該基板（１）にゲート
絶縁膜（４）を形成し、該ゲート絶縁膜（４）のトンネ
ル部形成領域（５）を開口する工程、 前記開口部より基板に不純物原子を導入してドレイン領
域（３）に連なる舌状のトンネル部（８）を形成する工
程、 該基板のゲート絶縁膜（４）上に絶縁膜（２１）を形成
する工程、 更に前記絶縁膜（２１）を異方性エッチングし、前記ト
ンネル部形成領域（５）の内壁に前記絶縁膜（２１）を
リング状に形成する工程、 次いで基板のトンネル部形成領域上にトンネル膜（２２
）を形成する工程、 更に基板上にポリＳｉ膜（２３）を形成後、所定のパタ
ーンに形成してフローティングゲート電極とすることを
特徴とする半導体装置の製造方法。 - （２）前記ポリＳｉ膜（２３）が、ドープトポリＳｉ膜
、或いは不純物原子がイオン注入されたポリＳｉ膜であ
ることを特徴とする特許請求の範囲第１項に記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2515386A JPS62183187A (ja) | 1986-02-06 | 1986-02-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2515386A JPS62183187A (ja) | 1986-02-06 | 1986-02-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62183187A true JPS62183187A (ja) | 1987-08-11 |
Family
ID=12158068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2515386A Pending JPS62183187A (ja) | 1986-02-06 | 1986-02-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62183187A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01232769A (ja) * | 1988-03-11 | 1989-09-18 | Seiko Instr & Electron Ltd | 半導体不揮発性メモリの製造方法 |
| JP2007107581A (ja) * | 2005-10-12 | 2007-04-26 | Nissan Motor Co Ltd | 二重管分岐構造およびその製造方法 |
-
1986
- 1986-02-06 JP JP2515386A patent/JPS62183187A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01232769A (ja) * | 1988-03-11 | 1989-09-18 | Seiko Instr & Electron Ltd | 半導体不揮発性メモリの製造方法 |
| JP2007107581A (ja) * | 2005-10-12 | 2007-04-26 | Nissan Motor Co Ltd | 二重管分岐構造およびその製造方法 |
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