JPS6161469A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPS6161469A JPS6161469A JP18280784A JP18280784A JPS6161469A JP S6161469 A JPS6161469 A JP S6161469A JP 18280784 A JP18280784 A JP 18280784A JP 18280784 A JP18280784 A JP 18280784A JP S6161469 A JPS6161469 A JP S6161469A
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- Japan
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- insulating film
- gate
- floating gate
- tunnel insulating
- electric field
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- Pending
Links
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- 239000000758 substrate Substances 0.000 claims abstract description 15
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- 239000012535 impurity Substances 0.000 claims 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
大発明は浮遊ゲートと制御ゲートを有する不揮発性半導
体メモリ装置に係り、特に電気的に書き換え可能なメモ
リ装置て関する。
体メモリ装置に係り、特に電気的に書き換え可能なメモ
リ装置て関する。
浮遊ゲートを有する電気的に書き換え可能な不揮発性メ
モリとして１例えば第４図に示すものが知られている。
モリとして１例えば第４図に示すものが知られている。
第４図の（ａ）は平面図であυ、（ｂ）。
（Ｃ）はそれぞれ（ａ）の人−に 、Ｂ−Ｂ’断面図で
ある。
ある。
Ｐ型シリコン基板（１１）に形成されたｎ＋層（１２１
）（１２２） 、これらのｎ”／ａ （１２１） 、
（１２２）間に絶縁膜を介して積層された浮遊ゲー）
（１３）とこの浮遊ゲ−） （１３）上に絶縁膜を介し
て積層された制御ゲー）（１４）によりメモリトランジ
スタが構成されている。またｎ＋層（１２１） 、 （
１２３）とこれらのｎ＋層（１２１）。
）（１２２） 、これらのｎ”／ａ （１２１） 、
（１２２）間に絶縁膜を介して積層された浮遊ゲー）
（１３）とこの浮遊ゲ−） （１３）上に絶縁膜を介し
て積層された制御ゲー）（１４）によりメモリトランジ
スタが構成されている。またｎ＋層（１２１） 、 （
１２３）とこれらのｎ＋層（１２１）。
（１２３）間１ｃＩ！！！縁膜を介して形成されたゲー
ト電極（１５）により選択用トランジスタが構成されて
いる。
ト電極（１５）により選択用トランジスタが構成されて
いる。
記憶内容の書き換えはｎ＋層（１２２）と連続的に形成
さ五たｎ＋層（１２４）上にトンネル電流の流れうる薄
い絶縁膜（１７）を介して浮遊ゲー） （１３）を延在
させて、浮遊ゲー）（１３）とｎ＋暦（１２４）間の電
荷の授受により行なわれる。（１８）はフィールド絶縁
膜でちる。
さ五たｎ＋層（１２４）上にトンネル電流の流れうる薄
い絶縁膜（１７）を介して浮遊ゲー） （１３）を延在
させて、浮遊ゲー）（１３）とｎ＋暦（１２４）間の電
荷の授受により行なわれる。（１８）はフィールド絶縁
膜でちる。
この様な構造のメモリトランジスタにおいては、通常の
書き込み条件（プログラム電圧（パルス）ＶｐＩ）＝２
０ｖ、 １０ｍ５ ）によって記憶内容を書き換えるに
は、トンネル絶縁膜（１７）を絶縁膜（１６）とは別途
にｎ＋層（１２４）上に薄く形成する必要があり、記憶
内容の保持を保障する上で問題があった。また歩留９０
点からゲート絶縁膜とトンネル絶縁膜は同時に結成する
ことが望ましい。
書き込み条件（プログラム電圧（パルス）ＶｐＩ）＝２
０ｖ、 １０ｍ５ ）によって記憶内容を書き換えるに
は、トンネル絶縁膜（１７）を絶縁膜（１６）とは別途
にｎ＋層（１２４）上に薄く形成する必要があり、記憶
内容の保持を保障する上で問題があった。また歩留９０
点からゲート絶縁膜とトンネル絶縁膜は同時に結成する
ことが望ましい。
本発明は上記の点に鑑みなされたもので、トンネル絶縁
膜を浮遊ゲート下のゲート絶縁膜と同時に形成し、かつ
トンネル領域における絶縁膜厚を厚くし記憶保持を向上
するとともに、通常の書き込み条件で書き換え可能とじ
几記憶素子を提供する事を目的としている。
膜を浮遊ゲート下のゲート絶縁膜と同時に形成し、かつ
トンネル領域における絶縁膜厚を厚くし記憶保持を向上
するとともに、通常の書き込み条件で書き換え可能とじ
几記憶素子を提供する事を目的としている。
本発明では例えば第１図に示す如く、凹凸型に形成され
たシリコン基板（１１）上にゲート領域（１６）と同時
にトンネル絶縁膜（１７）を形成する。ま足囲凸型に形
成されたシリコン基板（１１）と浮遊ゲート（１３）が
対向してお９．浮遊ゲー） （１３）は凹凸型シリコン
基板端部を被う如く対向させる事により、例見ば書き込
み状態では凸部の上面角部で電界集中が生じ、浮遊ゲー
トに電子を注入させ、消去状態では浮遊ゲートの凸部の
角部の電界集中でシリコン基板凹部へ′１子を放出させ
ることにより、トンネル絶縁膜を厚くした場合でも通常
の書き込み条件で書き換えが可能である。
たシリコン基板（１１）上にゲート領域（１６）と同時
にトンネル絶縁膜（１７）を形成する。ま足囲凸型に形
成されたシリコン基板（１１）と浮遊ゲート（１３）が
対向してお９．浮遊ゲー） （１３）は凹凸型シリコン
基板端部を被う如く対向させる事により、例見ば書き込
み状態では凸部の上面角部で電界集中が生じ、浮遊ゲー
トに電子を注入させ、消去状態では浮遊ゲートの凸部の
角部の電界集中でシリコン基板凹部へ′１子を放出させ
ることにより、トンネル絶縁膜を厚くした場合でも通常
の書き込み条件で書き換えが可能である。
本発明圧よればシリコン基板凸部及び浮遊ゲート凸部の
角部で電界集中を起こすので、トンネル絶縁膜を厚くす
ることによる記憶保持特性の向上を図る事ができ、ま念
浮遊ゲート下のゲート絶縁膜と同時にトンネル絶縁膜を
形成し１歩留シを上げることができる。
角部で電界集中を起こすので、トンネル絶縁膜を厚くす
ることによる記憶保持特性の向上を図る事ができ、ま念
浮遊ゲート下のゲート絶縁膜と同時にトンネル絶縁膜を
形成し１歩留シを上げることができる。
次に本発明を第１図（ａｌ 〜（Ｃ）、第２図（ａｌ
〜（ｃ）に示す実施例を用いて説明する。最初に第２図
（ａ） Ｋ示す如く、Ｐ型シリコン基板（１１）上に人
Ｓをイオン注入してｎ＋層（１２４）を形成する。（１
８）はフィールド絶縁膜である。このｎ＋層（１２４）
は後に形成する凹凸部周辺に限られる。次にｎ＋層（１
２４）上に凹凸部形成のためのマスク材（１９）を所望
の形状に残置した後、ｎ＋７蛋（１２４）を例えばＣＦ
４ガス及び０２ガスを用いたドライ・エツチング装置に
より凹凸部を形成する（ｂ）。次にマスク材（１９）を
除去しくＣ）に示す如くｎ＋層（１２４）の凹凸部に、
例えば酸化膜（２０）をシリコン露出面全面に３００人
成長させる。この時、選択用トランジスタのゲート電極
下及び浮遊ゲート下のゲート酸化膜と同時にトンネル酸
化膜（２１）を得る。次に＋ｄ）に示す如く、気相成長
により多結晶ケイ素より成る選択用トランジスタのゲー
ト電極（１５）及び浮遊ゲー） （２２）を形成し、こ
れをマスクとして、Ｐ又は人Ｓをイオン注・入してｎ＋
層（１２１）〜（１２３）を形成する。この工程でｎ＋
層（１２２）と（１２４）は接続される。
〜（ｃ）に示す実施例を用いて説明する。最初に第２図
（ａ） Ｋ示す如く、Ｐ型シリコン基板（１１）上に人
Ｓをイオン注入してｎ＋層（１２４）を形成する。（１
８）はフィールド絶縁膜である。このｎ＋層（１２４）
は後に形成する凹凸部周辺に限られる。次にｎ＋層（１
２４）上に凹凸部形成のためのマスク材（１９）を所望
の形状に残置した後、ｎ＋７蛋（１２４）を例えばＣＦ
４ガス及び０２ガスを用いたドライ・エツチング装置に
より凹凸部を形成する（ｂ）。次にマスク材（１９）を
除去しくＣ）に示す如くｎ＋層（１２４）の凹凸部に、
例えば酸化膜（２０）をシリコン露出面全面に３００人
成長させる。この時、選択用トランジスタのゲート電極
下及び浮遊ゲート下のゲート酸化膜と同時にトンネル酸
化膜（２１）を得る。次に＋ｄ）に示す如く、気相成長
により多結晶ケイ素より成る選択用トランジスタのゲー
ト電極（１５）及び浮遊ゲー） （２２）を形成し、こ
れをマスクとして、Ｐ又は人Ｓをイオン注・入してｎ＋
層（１２１）〜（１２３）を形成する。この工程でｎ＋
層（１２２）と（１２４）は接続される。
この素子は例えばｎ＋層（１２２）がＯｖ、浮遊ゲート
に容量結合する制御ゲー） （１４）が２０ｖの時、電
子が注入され、夫々２０’ｉ’、ＯＶの時電子が放出さ
れて消去となる。注入、放出はｎ＋層上の凸部及びｎ＋
層の凹部と対向した浮遊ゲート凸部の電界集中によって
生じるため、トンネル絶縁膜を厚くすることができ、よ
って保持特性が高い。又、この実施例によると凹凸部が
複数個出来るため、電界集中を起こし、トンネル電流が
流れる箇所も数箇所となル、トンネル絶縁膜の信頼性が
向上する。
に容量結合する制御ゲー） （１４）が２０ｖの時、電
子が注入され、夫々２０’ｉ’、ＯＶの時電子が放出さ
れて消去となる。注入、放出はｎ＋層上の凸部及びｎ＋
層の凹部と対向した浮遊ゲート凸部の電界集中によって
生じるため、トンネル絶縁膜を厚くすることができ、よ
って保持特性が高い。又、この実施例によると凹凸部が
複数個出来るため、電界集中を起こし、トンネル電流が
流れる箇所も数箇所となル、トンネル絶縁膜の信頼性が
向上する。
尚、上記実施例では、ｎ＋層（１２４）形成してから凹
凸部を形成したが、凹凸部形成後にｎ＋層を形成しても
よく、又、凹凸部の領域も第３図に示す如く様にしても
良い。
凸部を形成したが、凹凸部形成後にｎ＋層を形成しても
よく、又、凹凸部の領域も第３図に示す如く様にしても
良い。
第１図（ａ） （ｂ）は本発明の詳細な説明するための
断面図、（Ｃ）はその平面図、第２図（ａ）〜（ｄ）は
本発明の一実施例を示す断面図、第３図は他の実施例を
示す平面図、第４図（ａ）は従来例を説明するための平
面図、 （ｂ）（Ｃ）はその断面図である。 図において、１１・・・Ｐをシリコン基板、１３・・・
浮遊ゲート、１４・・・制御ゲート、１５・・・ゲート
電極。 １６・・・絶縁膜、１７・・・トンネル絶縁膜、１８・
・・フ４−ルド絶縁膜、１９・・・マスク材、２０・・
・ゲート酸化膜。 ２１・・・トンネル酸化膜、２２・・・浮遊ゲート、１
２１〜１２４・・・ｎ層。 代理人 弁理士 則近憲佑 （ほか１名）第 ｌ
図 ＣＣ） 第２図 第 ３ 図 第 ４ 図
断面図、（Ｃ）はその平面図、第２図（ａ）〜（ｄ）は
本発明の一実施例を示す断面図、第３図は他の実施例を
示す平面図、第４図（ａ）は従来例を説明するための平
面図、 （ｂ）（Ｃ）はその断面図である。 図において、１１・・・Ｐをシリコン基板、１３・・・
浮遊ゲート、１４・・・制御ゲート、１５・・・ゲート
電極。 １６・・・絶縁膜、１７・・・トンネル絶縁膜、１８・
・・フ４−ルド絶縁膜、１９・・・マスク材、２０・・
・ゲート酸化膜。 ２１・・・トンネル酸化膜、２２・・・浮遊ゲート、１
２１〜１２４・・・ｎ層。 代理人 弁理士 則近憲佑 （ほか１名）第 ｌ
図 ＣＣ） 第２図 第 ３ 図 第 ４ 図
Claims (1)
- 半導体基板表面に設けられた凹凸部とこの凹凸部を含
む領域に基板と逆導電型の不純物領域と前記凹凸部表面
に設けられたトンネル絶縁膜と前記凹凸部上に前記トン
ネル絶縁膜を介して設けられた浮遊ゲートとこの浮遊ゲ
ートに容量結合して設けられた制御ゲートとを備え、前
記凹凸部の凸部の上面角部において電界集中を起こし前
記浮遊ゲートヘ電子の注入を行ない、前記凹凸部の凹部
に対向する浮遊ゲートの凸部の角部において電界集中を
起こし前記凹部へ電子を放出することを特徴とする不揮
発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18280784A JPS6161469A (ja) | 1984-09-03 | 1984-09-03 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18280784A JPS6161469A (ja) | 1984-09-03 | 1984-09-03 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6161469A true JPS6161469A (ja) | 1986-03-29 |
Family
ID=16124775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18280784A Pending JPS6161469A (ja) | 1984-09-03 | 1984-09-03 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6161469A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01232769A (ja) * | 1988-03-11 | 1989-09-18 | Seiko Instr & Electron Ltd | 半導体不揮発性メモリの製造方法 |
| JPH0575135A (ja) * | 1991-08-16 | 1993-03-26 | Rohm Co Ltd | 半導体記憶装置 |
| US6501125B2 (en) | 1999-07-23 | 2002-12-31 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
-
1984
- 1984-09-03 JP JP18280784A patent/JPS6161469A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01232769A (ja) * | 1988-03-11 | 1989-09-18 | Seiko Instr & Electron Ltd | 半導体不揮発性メモリの製造方法 |
| JPH0575135A (ja) * | 1991-08-16 | 1993-03-26 | Rohm Co Ltd | 半導体記憶装置 |
| US6501125B2 (en) | 1999-07-23 | 2002-12-31 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
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