JPS611056A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JPS611056A JPS611056A JP12080384A JP12080384A JPS611056A JP S611056 A JPS611056 A JP S611056A JP 12080384 A JP12080384 A JP 12080384A JP 12080384 A JP12080384 A JP 12080384A JP S611056 A JPS611056 A JP S611056A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- recess
- substrate
- tunnel
- floating gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 4
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 239000012535 impurity Substances 0.000 claims 1
- 238000009413 insulation Methods 0.000 claims 1
- 230000005684 electric field Effects 0.000 abstract description 2
- 239000010408 film Substances 0.000 description 25
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 230000014759 maintenance of location Effects 0.000 description 4
- 239000000463 material Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、浮遊ゲートと制御ゲートを有する不揮発性半
導体メモリ装置に係シ、特に電気的に書き換え可能なメ
モリ装置に関する。
導体メモリ装置に係シ、特に電気的に書き換え可能なメ
モリ装置に関する。
浮遊ゲートを有する電気的に書き換え可能な不揮発性メ
モリとして、例えば第１図に示すものが知られている。
モリとして、例えば第１図に示すものが知られている。
第１図の（ａ）は平面図であシ、（ｂ）。
（Ｃ）はそれぞれ（ａ）のＡ−に、Ｂ−Ｂ’断面図であ
る。Ｐ型シリコン基板（１１）に形成されたｎ＋層（１
２１）（１２２） 、これらのｎ＋層（１２１）、（１
２２）間に絶縁膜を介して積層された浮遊ゲー） （１
３）とこの浮遊ゲー）（１３）上に絶縁膜を介して積層
された制御ゲート（１４）によりメモリトランジスタが
構成されている。
る。Ｐ型シリコン基板（１１）に形成されたｎ＋層（１
２１）（１２２） 、これらのｎ＋層（１２１）、（１
２２）間に絶縁膜を介して積層された浮遊ゲー） （１
３）とこの浮遊ゲー）（１３）上に絶縁膜を介して積層
された制御ゲート（１４）によりメモリトランジスタが
構成されている。
を九ｎ”＃ （１２２）、（１２３）とこれらの０４層
（１２２） 、 （１２３）間に絶縁膜を介し゛て形成
されたゲート電極（１５）により選択用トランジスタが
構成されている。記憶内容の書き換えはｎ＋層（１２２
）と連続的に形成されたｎ＋層（１２４）上にトンネル
電流の流れうる薄い絶縁膜（１７）を介して浮遊ゲート
（１３）を延在させて、浮遊ゲー） （１３）とｎ＋層
（１２４）間の電荷の授受により行なわれる。（１８）
はフィールド絶縁膜である。
（１２２） 、 （１２３）間に絶縁膜を介し゛て形成
されたゲート電極（１５）により選択用トランジスタが
構成されている。記憶内容の書き換えはｎ＋層（１２２
）と連続的に形成されたｎ＋層（１２４）上にトンネル
電流の流れうる薄い絶縁膜（１７）を介して浮遊ゲート
（１３）を延在させて、浮遊ゲー） （１３）とｎ＋層
（１２４）間の電荷の授受により行なわれる。（１８）
はフィールド絶縁膜である。
この様な構造のメモリトランジスタにおいては、通常の
書き込み条件（プログラム電圧（パルス）Ｖｐｐ＝２０
Ｖ、 １０ｍ５ ）によって記憶内容を書き換えるには
、トンネル絶縁膜（１７）を絶縁膜（１６）とは別途Ｋ
ｎ＋層（１２４）上に薄く形成するが、トンネル領域の
微細化が困難であるために記憶内容の保持を保障する上
で問題があった。又、書き換えの高速化という点からは
よ）高速に書き換え可能な記憶素子が望まれている。
書き込み条件（プログラム電圧（パルス）Ｖｐｐ＝２０
Ｖ、 １０ｍ５ ）によって記憶内容を書き換えるには
、トンネル絶縁膜（１７）を絶縁膜（１６）とは別途Ｋ
ｎ＋層（１２４）上に薄く形成するが、トンネル領域の
微細化が困難であるために記憶内容の保持を保障する上
で問題があった。又、書き換えの高速化という点からは
よ）高速に書き換え可能な記憶素子が望まれている。
本発明は上記の点に鑑みなされたもので、トンネル領域
を小さくし、記憶保持を向上させること、或いはよ）高
速に書き換えが可能な記憶素子を提供する事を目的とし
ている。
を小さくし、記憶保持を向上させること、或いはよ）高
速に書き換えが可能な記憶素子を提供する事を目的とし
ている。
本発明では例えば第２図に示す如く、凹型に形成された
シリコン基板（１１）上に絶縁膜（１７）を形成して凹
型部の底面端部において薄い膜厚を得る。
シリコン基板（１１）上に絶縁膜（１７）を形成して凹
型部の底面端部において薄い膜厚を得る。
また凹型に形成されたシリコン基板（１１）と浮遊ゲ−
） （１３）が対向しており浮遊ゲー） （１３）は凹
型シリコン基板端部を被う如く対向させる事により底面
端部での電界集中が生じ、従って端部周囲のトンネル絶
縁膜（１７）の膜厚を所望に選べば素子特性が制御可能
となる。
） （１３）が対向しており浮遊ゲー） （１３）は凹
型シリコン基板端部を被う如く対向させる事により底面
端部での電界集中が生じ、従って端部周囲のトンネル絶
縁膜（１７）の膜厚を所望に選べば素子特性が制御可能
となる。
本発明によれば、凹部の底の角部の絶縁膜が周囲よりも
薄くされているので、周囲部の絶縁膜を比較的厚くして
トンネル電流を局所化して記憶保持能を向上させたり、
又周囲部の絶縁膜を従来種度として書き換えの高速化を
図る事が出来る。
薄くされているので、周囲部の絶縁膜を比較的厚くして
トンネル電流を局所化して記憶保持能を向上させたり、
又周囲部の絶縁膜を従来種度として書き換えの高速化を
図る事が出来る。
次に本発明を第２図（ａ）〜（Ｃ，）、第３図（ａ）〜
（ｄ）に示す実施例を用いて説明する。最初に第３図（
ａ）に示す如く、Ｐ型シリコン基板（１１）上に１００
ＫｅＶでＩ Ｘ １０”ｍ−２，Ａｓ＋をイオン注入
してｎ＋層（１２４）を形成する。（１８）はフィール
ド絶縁膜である。このｎ＋層（１２４）は後に形成する
凹部周辺に限られる。次にｎ＋層（１２４）上に凹部形
成のためのマスク材（１９）を所望の形状に残置した後
、ｎ＋層（１２４）をＣＦ４ガスを用いたＲＩＥで除去
し、凹部を形成する（ｂ）。次にマスク材（１９）を除
去しくＣ）に示す如くｎ＋層（１２４）の凹部に、例え
ば９００℃のｄｒｙ ０２で３０分酸化し酸化膜（２０
）をシリコン露出面 ゛全面にａｏｏＸ成長させる
。この時凹部底面端部では１５０λ前後のトンネル酸化
膜（２１）を選択用トランジスタのゲート電極下及び浮
遊ゲート下のゲート酸化膜（２のと同時に得る。次に、
（ｄ）に示す如く、気相成長により多結晶ケイ素より成
る選択用トランジスタのゲート電極（１５）及び浮遊ゲ
ート（２２）を形成し、これをマスクとしてＡｓ＋を４
０ ＫｅＶ。
（ｄ）に示す実施例を用いて説明する。最初に第３図（
ａ）に示す如く、Ｐ型シリコン基板（１１）上に１００
ＫｅＶでＩ Ｘ １０”ｍ−２，Ａｓ＋をイオン注入
してｎ＋層（１２４）を形成する。（１８）はフィール
ド絶縁膜である。このｎ＋層（１２４）は後に形成する
凹部周辺に限られる。次にｎ＋層（１２４）上に凹部形
成のためのマスク材（１９）を所望の形状に残置した後
、ｎ＋層（１２４）をＣＦ４ガスを用いたＲＩＥで除去
し、凹部を形成する（ｂ）。次にマスク材（１９）を除
去しくＣ）に示す如くｎ＋層（１２４）の凹部に、例え
ば９００℃のｄｒｙ ０２で３０分酸化し酸化膜（２０
）をシリコン露出面 ゛全面にａｏｏＸ成長させる
。この時凹部底面端部では１５０λ前後のトンネル酸化
膜（２１）を選択用トランジスタのゲート電極下及び浮
遊ゲート下のゲート酸化膜（２のと同時に得る。次に、
（ｄ）に示す如く、気相成長により多結晶ケイ素より成
る選択用トランジスタのゲート電極（１５）及び浮遊ゲ
ート（２２）を形成し、これをマスクとしてＡｓ＋を４
０ ＫｅＶ。
２．５ Ｘ １０１５ｃｍ−２イオン注入してｎ＋層（
１２１）〜（１２３）を形成する。この工程でｎ＋層（
１２２）と（１２４）は接この素子は例えばｎ＋層（１
２２）がＯｖ、浮遊ゲートに容量結合する制御ゲー）
（１４）が２０Ｖの時、電子が注入され、夫々２０Ｖ、
ＯｖＯ時電子電子出されて消去となる。注入、放出は底
面端部のトンネル絶縁膜においてのみ生じ従って保持能
が高い。また、ゲート絶縁膜形成は一工程で済む。
１２１）〜（１２３）を形成する。この工程でｎ＋層（
１２２）と（１２４）は接この素子は例えばｎ＋層（１
２２）がＯｖ、浮遊ゲートに容量結合する制御ゲー）
（１４）が２０Ｖの時、電子が注入され、夫々２０Ｖ、
ＯｖＯ時電子電子出されて消去となる。注入、放出は底
面端部のトンネル絶縁膜においてのみ生じ従って保持能
が高い。また、ゲート絶縁膜形成は一工程で済む。
トンネル絶縁膜を前記端部以外でもトンネル電流が生じ
る如く全体的に薄くすれば高速書き換えに有効である。
る如く全体的に薄くすれば高速書き換えに有効である。
尚、上記実施例では凹部を矩形としたがＶ字断面を持つ
ものとしてもよいし、ｎ＋層（１２４）形成は凹部形成
後に行なってもよく、又、凹部の開口（７）位置も第４
図に示す如く様にしても良い。（
ものとしてもよいし、ｎ＋層（１２４）形成は凹部形成
後に行なってもよく、又、凹部の開口（７）位置も第４
図に示す如く様にしても良い。（
第１図（ａ）は従来例を説明するための平面図、（ｂＸ
ｃ）はその断面図、第２図（ａ）（ｂ）は本発明の詳細
な説明するための断面図、（Ｃ）はその平面図、第３図
（ａ’）〜（ｄ）は本発明の一実施例を示す断面図、第
４図（７１５は他の実施例を示す平面図である１図にお
いて、１１・・・Ｐ型シリコン基板、１３・・・浮遊ゲ
ート、１４・・・制御ゲート、１５・・・ゲート電極、
１６・・・絶縁膜、１７・・・トンネル絶縁膜、１８・
・・フィールド絶縁膜、１９・・・マスク材、２０・・
・ゲート酸化膜、２１・・・トンネル酸化膜、２２・・
・浮遊ゲート、１２１〜１２４・・・ｎ＋層。 代理人 弁理士 則近憲佑 （他１名）第１図 第２図 （α） （ムノ第
２図 （ｃ、 ｆ’ｌｌ 第３図 第４図 ／Ｚｆ
ｃ）はその断面図、第２図（ａ）（ｂ）は本発明の詳細
な説明するための断面図、（Ｃ）はその平面図、第３図
（ａ’）〜（ｄ）は本発明の一実施例を示す断面図、第
４図（７１５は他の実施例を示す平面図である１図にお
いて、１１・・・Ｐ型シリコン基板、１３・・・浮遊ゲ
ート、１４・・・制御ゲート、１５・・・ゲート電極、
１６・・・絶縁膜、１７・・・トンネル絶縁膜、１８・
・・フィールド絶縁膜、１９・・・マスク材、２０・・
・ゲート酸化膜、２１・・・トンネル酸化膜、２２・・
・浮遊ゲート、１２１〜１２４・・・ｎ＋層。 代理人 弁理士 則近憲佑 （他１名）第１図 第２図 （α） （ムノ第
２図 （ｃ、 ｆ’ｌｌ 第３図 第４図 ／Ｚｆ
Claims (1)
- 半導体基板表面に設けられた凹部と、この凹部の底の角
部を含む領域に設けられた基板と逆導電型の不純物領域
と、前記角部において周囲より薄く前記凹部表面に設け
られたトンネル絶縁膜と、前記凹部上に前記トンネル絶
縁膜を介して設けられた浮遊ゲートと、この浮遊ゲート
に容量結合して設けられた制御ゲートとを備えた事を特
徴とする不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12080384A JPS611056A (ja) | 1984-06-14 | 1984-06-14 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12080384A JPS611056A (ja) | 1984-06-14 | 1984-06-14 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS611056A true JPS611056A (ja) | 1986-01-07 |
Family
ID=14795369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12080384A Pending JPS611056A (ja) | 1984-06-14 | 1984-06-14 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS611056A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6358876A (ja) * | 1986-08-29 | 1988-03-14 | Oki Electric Ind Co Ltd | 不揮発性半導体装置 |
| EP0478577A1 (en) * | 1989-06-21 | 1992-04-08 | Xicor Inc | APPARATUS AND METHOD FOR MANUFACTURING A DOUBLE THICKNESS FLOATING DIELECTRIC GRID ELECTRODE MEMORY CELL. |
| EP0833393A1 (en) | 1996-09-30 | 1998-04-01 | STMicroelectronics S.r.l. | Floating gate non-volatile memory cell with low erasing voltage and manufacturing method |
| US6362504B1 (en) | 1995-11-22 | 2002-03-26 | Philips Electronics North America Corporation | Contoured nonvolatile memory cell |
-
1984
- 1984-06-14 JP JP12080384A patent/JPS611056A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6358876A (ja) * | 1986-08-29 | 1988-03-14 | Oki Electric Ind Co Ltd | 不揮発性半導体装置 |
| EP0478577A1 (en) * | 1989-06-21 | 1992-04-08 | Xicor Inc | APPARATUS AND METHOD FOR MANUFACTURING A DOUBLE THICKNESS FLOATING DIELECTRIC GRID ELECTRODE MEMORY CELL. |
| US6362504B1 (en) | 1995-11-22 | 2002-03-26 | Philips Electronics North America Corporation | Contoured nonvolatile memory cell |
| EP0833393A1 (en) | 1996-09-30 | 1998-04-01 | STMicroelectronics S.r.l. | Floating gate non-volatile memory cell with low erasing voltage and manufacturing method |
| US6054731A (en) * | 1996-09-30 | 2000-04-25 | Sgs-Thomson Microelectronics S.R.L. | Floating gate non-volatile memory cell with low erasing voltage and manufacturing method |
| US6147380A (en) * | 1996-09-30 | 2000-11-14 | Sgs-Thomson Microelectronics S.R.L. | Floating gate non-volatile memory cell with low erasing voltage and having different potential barriers |
| US6399444B1 (en) | 1996-09-30 | 2002-06-04 | Sgs-Thomson Microelectronics S.R.L. | Method of making floating gate non-volatile memory cell with low erasing voltage |
| US6710394B2 (en) | 1996-09-30 | 2004-03-23 | Sgs-Thomson Microelectronics S.R.L. | Method of making floating gate non-volatile memory cell with low erasing voltage having double layer gate dielectric |
| US6841445B2 (en) | 1996-09-30 | 2005-01-11 | Sgs-Thomson Microelectronics S.R.L. | Method of making floating gate non-volatile memory cell with low erasing voltage having double layer gate dielectric |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2571837B2 (ja) | 電気的に消去可能なプログラマブル・メモリ・セル | |
| JP2824702B2 (ja) | 不揮発性分割ゲートｅｐｒｏｍ記憶セル及びこのセルを得るための自己整合フィールド絶縁法 | |
| JPS639981A (ja) | 減少したトンネルエリアを有する電気的に変更できる持久記憶浮動ゲ−ト型メモリデバイスとその製造方法 | |
| JPH07221209A (ja) | プログラム用の高い熱い電子注入効率のための浮遊ゲートとドレイン間にギャップを有するフラッシュｅｅｐｒｏｍセル | |
| JP3066064B2 (ja) | 不揮発性メモリ及びその製造方法 | |
| JPH11135654A (ja) | スプリット・ゲート型フラッシュ・メモリー セルの構造 | |
| US5710735A (en) | EEPROM and method for fabricating the same | |
| US6894340B2 (en) | Non-volatile semiconductor memory cell utilizing poly-edge discharge | |
| JPS62291180A (ja) | 電気的に変更できる持久記憶浮動ゲ−トメモリデバイス | |
| JP2641844B2 (ja) | Ｅｅｐｒｏｍフラッシュメモリセル、メモリデバイスおよびこれらの製造方法 | |
| US6313500B1 (en) | Split gate memory cell | |
| US4135289A (en) | Method for producing a buried junction memory device | |
| US4894802A (en) | Nonvolatile memory cell for eeprom including a floating gate to drain tunnel area positioned away from the channel region to prevent trapping of electrons in the gate oxide during cell erase | |
| JPS611056A (ja) | 不揮発性半導体記憶装置 | |
| JPH11307656A (ja) | フラッシュ・メモリ素子及びその製造方法 | |
| JPH02308571A (ja) | 半導体記憶装置 | |
| JPH06104451A (ja) | 不揮発性半導体記憶装置 | |
| JPS6161470A (ja) | 不揮発性半導体記憶装置 | |
| JP2598523B2 (ja) | 不揮発性の半導体記憶装置及びその製造方法 | |
| JPS6161469A (ja) | 不揮発性半導体記憶装置 | |
| US6486507B1 (en) | Split gate type memory cell having gate insulating layers appropriately regulated in thickness and process of fabrication thereof | |
| KR900004731B1 (ko) | 불휘발성 반도체 장치와 그 제조방법 | |
| JPH0715975B2 (ja) | 不揮発性半導体記憶装置 | |
| KR0186087B1 (ko) | 반도체 소자 제조방법 | |
| JPH03218075A (ja) | 半導体記憶装置の製造方法 |