JPS639981A - 減少したトンネルエリアを有する電気的に変更できる持久記憶浮動ゲ−ト型メモリデバイスとその製造方法 - Google Patents

減少したトンネルエリアを有する電気的に変更できる持久記憶浮動ゲ−ト型メモリデバイスとその製造方法

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JPS639981A
JPS639981A JP62157480A JP15748087A JPS639981A JP S639981 A JPS639981 A JP S639981A JP 62157480 A JP62157480 A JP 62157480A JP 15748087 A JP15748087 A JP 15748087A JP S639981 A JPS639981 A JP S639981A
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    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/109—Memory devices

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、一般に半導体メモリデバイスに関し、より詳
細にはテレビのチャンネルセレクター及び他のそれと同
等のシステムの持久記憶メモリにおけるマイクロプロセ
ッサ−をベースとするシステム中で利用される浮動（ｆ
ｌｏａｔｉｎｇ）ゲートタイプの電気的に変更できる読
み出し専用メモリデバイスに関する。
（従来技術とその問題点） マイクロプロセッサ−をベースとするシステム及び関連
技術において、電気的手段により変更することのできる
読み出し専用メモリ素子、つまり比較的長期間（数年）
その上に書かれたデータを保持することを可能にするが
、電気的手段によりそこに含まれるデータの全て又は一
部を消去し再書き込み（再プログラム）を行う可能性を
提供し、そして実質的にそれらを含むマイクロサーキッ
トを、「浮動ゲートアバランシェ型金属酸化物半導体」
の略であるＦＡＭＯＳタイプの読み出し専用メモリデバ
イスにおいて必要であった照射を意図する消去処理（最
後の必然的な全プログラミングに先立って）を受けさせ
るために装置から除去する必要性をなくしたメモリ素子
の必胃性が増加してきている。
近年では、電気的に変更できる多数の持久記憶メモリデ
バイスの製造に成功するという点にまで技術が発達して
きている。「電気的に消去可能なプログラムできる読み
出し専用メモリ」の略であるＥＥ−ＰＲＯＭ又は「電気
的に変更できるプログラム可能な読み出し専用メモリ」
の略であるＥＡ−ＰＲＯＭとしても知られるこのような
メモリデバイスを組み入れたマイクロプロセッサ−又は
システムは、従来技術のデバイスに対して、単一のバイ
トの消去と再書き込みの両者又は全ての貯蔵されたデー
タの消去を可能にするという大きな利点を提供する。
このようなデバイスの基本的な集積半導体構造であるメ
モリセルは、１９８０年２月２８日の「エレクトロニク
ス」の１１３〜１１７頁のＷ。
Ｓ、ジョンソンらによる「バイト消去可能なプログラム
蓄積のためのトンネル機構への１６−Ｊ−ＥＥ−ＦＲＯ
Ｍの信頼」という題名の報文に詳細が述べられている「
浮動ゲートトンネル酸化物」の略である所謂ＦＬＯＴＯ
Ｘセルである。この報文で著者は、セルが多結晶シリコ
ン浮動ゲート構造を利用するＦＬＯＴＯＸ構造は、フォ
ウラ一ノルトハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ
）のトンネル機構により、該浮動ゲート構造とドレーン
領域に対応する多結晶シリコンの間に酸化物の薄層を提
供する好適な「ウィンドー」を通して電子（又は空孔）
でチャージされたような構造を有していると記述してい
る。つまり浮動ゲート電極中のチャージを捕捉するため
に開発された該機構は、一般に少なくともＩＯＭＶ／ｃ
ｍより大きい十分高い電界により生ずる薄い酸化物絶縁
層を通る電子（又は空孔）のトンネル効果による伝導で
ある。
従来技術とその欠点、及び本発明の対象であるＦＬＯＴ
ＯＸセルの説明は、本明細書に添付された一連の図面を
参照することにより、より容易かつ迅速に理解されるで
あろう。
図面中、第１図は、従来タイプのＦＬＯＴＯＸメモリセ
ルの構造の概略縦断面図であり、第２図は、第１図のＦ
ＬＯＴＯＸ構造のための適切な静電結合のダイアグラム
であり、第３図は、既知の製造方法に従って半導体チッ
プ上に実際に形成された基本的なＦＬＯＴＯＸメモリセ
ルの概略平面図であり、 第４図は、他の既知の製造方法に従って製造された第３
図のセルの変形である基本的なＦＬＯＴＯＸメモリセル
の概略平面図であり、 第５図は、本発明に従っ゛ζ製造された基本的なＦＬＯ
ＴＯＸメモリセルの概略平面図であり、第６図は、本発
明の基本的なＦＬＯＴＯＸメモリセルの概略縦断面図で
ある。
第１図に概略的に示すように、典型的なＦＬＯＴＯＸセ
ルの構成は、完全に分離され浮動ゲート電極を構成する
多結晶シリコン１の第１のレベルつまり層を含んでいる
。それは単結晶シリコン２からゲート酸化物３により絶
縁され、かつそれはソース領域１０とドレーン領域７の
間に形成されるＭＯＳデバイスのチャンネル領域９、そ
して前記ドレーン領域７上のある長さの上に広がってい
る。化学蒸着（ＣＶ　Ｄ）により熱的に成長又は付着さ
れた酸化シリコン又はそれと等価の絶縁物の絶縁層４は
、第１のレベルの多結晶シリコン１を、所謂コントロー
ルゲート電極を構成する第２のレベルの多結晶シリコン
５から絶縁している。ＭＯＳデバイスのドレーン領域７
に対応して、電荷をトンネル機構により浮動ゲート１中
へ移動させるために好適な書き込み／消去「ウィンドー
」６がゲート酸化物層３中に存在する。該ウィンドーに
対応して、前記浮動ゲートと前記シリコンの間の絶縁は
極度に薄いトンネル酸化物８と呼ばれる酸化シリコン層
により表され、該層の厚さは、ゲート酸化物３が典型的
には２５０人を越す厚さでありかつ絶縁層４が典型的に
は２００人を越す厚さであるの厚さに対して、通常１０
０人未満である。
第１図中には、リアルメモリセルと直列に形成されたラ
インセレクションつまりセレクトトランジスタも表れて
おり、そのゲートは「トランスファゲート」としても知
られている。
このメモリセルの操作原理は周知である。メモリデバイ
スの浮動ゲートとドレーンの間に適切な電界を掛けるこ
とにより、電子を前記浮動ゲート中に注入することがで
き、このような電界は浮動ゲートが近付けないコントロ
ールゲートを通しての静電結合により印加される。前記
浮動ゲートとドレーンの間に反対符号の電界を再度掛け
ることにより、電子は浮動ゲートから除去される。これ
は、前記コントロールゲートを接地し、トランスファゲ
ートにより正の電圧をメモリ素子のドレーンに掛けるこ
とにより得られる。
このようなメモリセルを実現化する際に遭遇する最も重
要な技術的問題の１つは、トンネルエリアつまり前記浮
動ゲートから又は該浮動ゲートへ電荷が移動するための
薄い酸化物「ウィンドー」の限定に関するものである。
実際のところこのエリアをできるだけ小さくするよう努
力することが２つの理由から必要である。
前記メモリ素子が、第２図中にコンデンサのネットワー
クとして概略的に示されている。本質的にメモリ素子つ
まり浮動ゲー）　（ＦＣ）は、絶縁層４のキャパシタン
スＣＩを通してコントロールゲート（ＣＧ）５に、ゲー
ト酸化物３のキャパシタンスＣｔを通してドレーン（Ｄ
）、ソース（Ｓ）及びチャンネル（Ｃｈ）領域の半導体
物質つまり領域７．１０及び９に、そしてトンネル酸化
物８のキャパシタンスＣ１を通してドレーン（Ｄ）領域
７に静電結合されている。該メモリデバイスの浮動ゲー
トが到達することのあるポテンシャルは明らかに、前記
デバイスのコントロールゲートとドレーン間に掛けられ
る電圧値と、その静電結合と貯蔵された電荷に依存する
。適切な考慮を通して前記浮動ゲートにより達すること
のできるポテンシャルは、次式により与えられる。
ＶＦＧ　　＝αＸＶｃＧｓ ここで、 Ｉ Ｃ＋　＋Ｃｚ　＋Ｃｉ である。
その状態を修正することつまり「書き込み」及び「消去
」操作を行うためにデバイスに印加される電圧を最小と
するためには、前記トンネル酸化物はその厚みを通して
極度に強い電界（ＩＯＭＶ／ｃＩ１１のオーダー）を得
ることを可能にするため必然的に極度に薄くなければな
らないという事実を考慮して、Ｃ３の値をできるかぎり
小さくし、これにより電荷がトンネリング機構によるエ
ネルギ障壁を越えることができるようにすることが好都
合であり、Ｃ１の値を小さく維持し従って定数αを最大
にするためにトンネルエリアはできる限り小さくしなけ
ればならない。
該トンネルエリアを減少させることは他の理由からも好
都合である。前述の通り極度に強い電界の掛かるトンネ
ル酸化物の極度に薄い絶縁層は、周知の摩耗現象つまり
多数回書き込み及び消去のサイクルを行った後に酸化物
が劣化しやすいという現象を受ける。このような薄い絶
縁層を形成するために最も正確な技術を使用した場合で
さえも、その表面が摩耗現象の原因となる格子欠陥から
完全に逃れることが不可能であるため、前記現象が起こ
るのである。従ってトンネルエリアのサイズの減少は他
方では、このような小さいエリアに欠陥がないようにす
る可能性が増大することを意味している。
既知技術によると、トンネル酸化物エリアの限定とその
形成は一般に第３図及び第４図に概略的に示される方法
で行われる。
第３図及び第４図は第１図中に概略的に示されたＦＬＯ
ＴＯＸメモリセルの平面図を示し、第１図中の符号は同
じ部材を示すために第３図及び第４図中でも使用されて
いる。太線１２で示されたｒＴＪ字形輪郭は基本的なメ
モリセルの活性エリアを限定し、該エリアは電界酸化物
で被覆されていないエリアである。第３図及び第４図の
両図中に、線状及びカラム状に配置された多数のセルか
ら成る通常のメモリマトリックス中の基本的なＦＬＯＴ
ＯＸセルの「カラム」電気接続のためのエリア１３が示
されている。
第３図の基本的なメモリセルの製造ブ凸セスによると、
トンネル酸化物エリア６は２個のマスク、つまり第１の
レベルの多結晶シリコン１　（浮動ゲート）を限定する
ために使用されるマスクと、その上にトンネル酸化物が
成長することになる点線１４で示されたエリア中のゲー
ト酸化物を「開口」するために利用されるマスクとの交
差により限定される。
第４図に示される他の技術によると、トンネルエリア６
は、このエリア上にトンネル酸化物が成長する前に、そ
れを通してゲート酸化物が下に位置するシリコンが露出
するまでアタックされるウィンドーを決定する好適なマ
スクにより限定される。
第３図及び第４図中に示される両技術及びこれらに類似
する他の技術は、使用され又は利用することのできる特
別の写真食刻技術の限定及び配列特性による限界がある
という欠点を有している。
他方前記トンネルエリアをできるだけ減少させる必要性
は、前記トンネルエリアを最小にすることに関する決定
的に満足できる結果を得ることなく、製造プロセスに重
大な制御及び再生産性の問題を課するという結果を生じ
ながら、限定の限界において働くことを誘発する。
このことから、トンネルエリアを限定するために、他の
全ての集積回路の層のために通常使用されるものに対し
てより進んだ写真食刻技術を使用する傾向は、製造プロ
セス中で使用される異なった器具の間の両立性に関する
より複雑な問題さえ創り出す。
従って、最小の大きさのトンネルエリアを有し特別に洗
練された写真食刻技術を要求することなく容易に製造す
ることのできるＥＥＰＲＯＭタイプのメモリのためのＦ
ＬＯＴＯＸセルを提供することのより明瞭な必要性と有
用性が存在する。
（発明の目的） このような目的及び利点は、本発明の対象である新規な
構造を有する浮動ゲートタイプ（ＦＬＯＴＯＸセルとし
ても知られる）の持久記憶性半導体メモリデバイスを通
して得ることができる。本発明のＦＬＯＴＯＸセルの構
造は、トンネルエリアを限定するために使用される特別
の写真食刻技術の限界とは無関係に該トンネルエリアを
最小にして、製造プロセスの実質的に重要でないパラメ
ータを制御することにより前記トンネルエリアの拡がり
を限定することを許容する。
（発明の構成） 既知のタイプのＦＬＯＴＯＸセルと異なり、本発明のセ
ルはＭＯＳデバイスのドレーン領域上の浮動ゲートのよ
り大きな重なりゾーン内に限定されるトンネルエリアを
最早有しないが、前記デバイスのドレーン領域に向かう
浮動ゲートの端部に対応して、かつゲート酸化物を除去
し少なくとも前記端部の長さを含む十分に広がったエリ
ア上にトンネル酸化物層を形成した後、前記浮動ゲート
に好適に電気的に接続された多結晶シリコンの付加体（
又はシーム）を形成する。このような多結晶シリコンの
層の下部は、トンネル酸化物層により単結晶シリコンか
ら絶縁されることになる。前記浮動ゲートの端部に沿っ
て形成されたこのような付加体又はシームは重要なマス
クを必要としない所謂「自己整列（ｓｅｌｆ−ａｌｉｇ
ｎｅｄ）　Ｊプロセスにより形成され、前記トンネルエ
リアを決定するこのようなシームの基部の「幅」は、加
工すべきウエバーの表面上に予め付着されたマトリック
ス多結晶シリコンの好適な層又は多層の異方的アタック
が行われる条件を制御することにより容易に決定するこ
とができる。
本発明の対象であるセルの特別の構造の他の利点は、デ
バイスの第１のレベルの多結晶シリコン（浮動ゲート）
とドレーン領域間の十分に大きな重なりゾーンを提供す
る必要がないので、単一のメモリセルにより占有される
全エリアを更に減少させること、つまりよりコンパクト
なセルを製造することが可能になるという事実により提
示される。
（実施例） 本発明のＦＬＯＴＯＸセル及びその製造方法は、第５図
及び第６図を参照して行う本発明の特に好ましい態様の
例示を通してより容易に理解できるであろう。
従来技術の説明に関連して説明した第１〜４図中に描か
れた構造中のものと対応する部分又は類似する部分を示
すために同じ符号を使用している第５図及び第６図を参
照すると、本実施例のＦＬＯＴＯＸセルは、従来技術の
セルと類似して、図中で特定のハンチングで示され、半
導体物質の表面からゲート酸化物の絶縁層により絶縁さ
れ、かつメモリ素子つまりデバイスの浮動ゲートを構成
する第１のレベルの多結晶シリコン１　　（Ｎ単にポリ
ｌという）を含んでいる。
このようなポリの第１の層又はレベルは半導体物質チッ
プ２のチャンネル領域９上に位置し、第５図中に太線１
２で示される基本的なセルの活性エリアを限定する取り
囲んでいる電界酸化物上をある長さだけ横方向に広がっ
ている。
好ましくは、該ＭＯＳデバイスはｎ−チャンネルである
、つまりチャンネル領域９を例えばシリコンである半導
体単結晶の表面に、ｐ−タイプの導電体つまりアクセプ
タタイプの不純物（例えば硼素）でドープされたシリコ
ンにより形成する。
前記デバイスのソース１０及びドレーン７　ｊＪｌ域は
、ドナータイプの不純物（例えばリン又は砒素）の強い
注入と拡散により通常通りに形成される。
その輪郭が第５図中に点！１５で示された好適な重要で
ないマスクにより、第１のレベルのポリ１を付着し限定
する前にシリコンの表面上に前もって形成されたゲート
酸化物を、前記輪郭１５の内部であって前記第１の層又
はレベルのポリｌで被覆されていないエリア中のシリコ
ンが再度露出するまで除去する。次いで不純物が存在し
ないような特別に厳格な条件下での熱酸化により、一般
に第１の層のポリｌの上面と縦方向の端部上にも形成さ
れるトンネル酸化物８の薄層を形成する。
その輪郭が第５図中に一点鎖＆１１６で示された他のマ
スク（これも重要な特性を有しない）により、そして好
ましくは約５００人の多結晶シリコンの第１のマトリッ
クス層を付着させた後に、前記ポリのマトリックス層及
び前もって形成された前記トンネル酸化物層をマスクに
より限定されたエリア中で除去する。
好ましくは４０００から５０００人の間の均一厚さを有
する多結晶シリコンの第２のマトリックスをデバイスの
全表面上に付着させる。前もってトンネル酸化物が除去
されたエリア中の前記第２層を前記第１のレベルのポリ
１の表面上へ直接付着させ、従って後者と電気的に連結
されるようにする。
所謂自己整列製造プロセスにおけるように、マトリック
ス多結晶シリコン層の全厚（５０００＋４０００又は５
ｏｏｏ人）が完全に除去されるまで行われる強い異方性
アタックつまりＲＩＥ　（反応性イオンエツチングの略
）アタックは、第１のレベルのポリ１の端部に沿った多
結晶シリコンの付加体又はシーム（これらは所謂自己整
列製造プロセス中に形成される絶縁物質のこのようなシ
ーム又はスペーサーに類似する「スペーサー」としても
参照されることがある）ｌａ及び１ｂの形成を決定する
。
このようなシーム（図中の１ａ及びｌｂ）は連続的に形
成され、それは、デバイスのドレーン領域７に隣接する
浮動ゲート１の端部に対応して、第１のレベルのポリか
らトンネル酸化物層８　（これは第６図中で分かるよう
にそれをシリコンからも分離する）により分離される。
一方ソース令買域１０に隣接する浮動ゲート１の端部に
対応して同じポリのシームは、前述したようにマスク１
６により限定されたエリアからトンネル酸化物の薄層を
除去した前もって存在する第１のレベルのポリ１の端部
上へ直接形成される（第５図）。
この方法により、その基部表面つまりその幅がトンネル
エリアの拡がりを決定するドレーン領域７に隣接する浮
動ゲート１の端部上に形成されるシーム１ｂの長さも、
第１のレベルのポリ１により表される浮動ゲートの前も
って存在する部分に電気的に接続されることになる。実
際のところ、少なくとも第５図の右側の電界酸化物上の
ポリの重なりゾーン中では、ポリのシーム１ｂは、少な
くとも１７で示した長さに沿って第１のレベルのポリ１
と直接接触している。
明らかであるように、前記デバイスの浮動ゲートを形成
する２つの部分、つまり前記チャンネル領域９の上に実
質的に位置するデバイスの真性の浮動ゲートである第１
のポリ１と、前記ドレーン領域７との重なりゾーン（長
さｌｂ）に対応して、浮動ゲート複合構造へそして該構
造からの電荷の移動のための必要なトンネルエリアを構
成するこのような第１の層のポリ１の端部に沿って形成
される付加体（ｌａ及びｌｂ）との間の電気的連続性を
確保するために他の方法を使用してもよい。
前記第１及び第２のマトリックス層を形成するための多
結晶シリコンの今日の付着技術及び強い異方性アタック
条件下でのそれらの除去のためのＲＩＥアタックの技術
を使用することにより、０．２から０．５μｍである該
シーム（ｌａ及びｌｂ）の基部の幅が容易に得られ、例
えば基部の幅が０．３μｍであるシームを形成するよう
選択すると、０．３ｘ１．５＝０．４５ｐｍ”のトンネ
ルエリアを容易に得ることができる（１．５μｍのメモ
リ素子により占有されている活性エリアの幅の場合、こ
れが今日の習慣である）。
ＦＬＯＴＯＸセルの既知の構造によると、類似した結果
は０．７μｍ技術を必要とする。つまり限定できる最小
幅０．７μｍの技術、従って紫外光の換わりにＸ線を使
用する非常に洗練された写真食刻技術を必要とする。
本発明のセル又はメモリデバイスにより提供される設計
段階での利点及び最適化可能性は、貯蔵データの書き込
み／消去の繰り返しサイクルの耐久性が改良されるとい
う特性に加えて、このようなエリア減少従ってトンネル
酸化物のキャパシタンスの減少は、当業者に容易に理解
されるように他の正の結果を伴うという事実により複合
的である。
例えば本発明のセルのオリジナルな構造は、全浮動ゲー
トがよりコンパクトでドレーン領域上に十分大きなエリ
ア広がる必要がない限り、キャパシタンスＣ２も大きく
減少させることを許容しく第２図）、大きさく「カラム
」方向）及び／又は、キャパシタンスＣ１を増加させる
ための周りの電界酸化物上のコントロールゲートと浮動
ゲ°−トとの重なりエリアを減少させより高度な集積化
を許容する。
エリア限定操作の減少しだ臨界性は製造プロセスの「収
率」も増加させる。
単一のメモリデバイスの、つまりメモリラインを形成す
る単一のＦＬＯＴＯＸセルの及び関連セレクトトランジ
スタの配置及び接続は通常のものであり、それによると
全ての基本的なセルのソース領域は接地され、全てのセ
ルのコントロールゲートは「プログラムライン」に接続
され、セレクトトランジスタのゲートは所謂「セレクト
ライン」に接続され、種々のセレクトトランジスタの各
ドレーンターミナルはメモリラインの各「カラム」のタ
ーミナルを構成している。
全ての基本的なセルから放電するためには、プログラム
ラインとセレクトラインを十分に高い電圧で極性化し、
一方力ラムターミナルを接地する。
データのバイトを書き込むために前記プログラムライン
は接地し、選択されたバイトに関連するカラムを、セレ
クトラインを高電圧に維持しながらデータパターンに従
って高電圧で極性化するか接地する。
本発明の新規なメモリデバイスを製造するための好まし
い製造プロセスを後に例示する本質的な一連のプロセス
ステップにより説明する。　　　”第１のタイプの導電
度を有しかつ表面が予め酸化された半導体物質（典型的
にはｐ−ドープされた単結晶シリコンのスライス）上に
、窒化シリコン層を付着させる。
その後、所謂電界注入の後に、つまり単結晶シリコン表
面上に形成されるべき単一の基本的なデバイスを分離す
るための分離構造（電界酸化物の厚い層）が形成される
エリア中にアクセプタタイプの不純物を注入した後に、
フォトレジストで活性エリアをマスクし前記窒化物をア
タックする。
マスキング物質を除去した後、電界酸化を行って前記窒
化シリコン層で前もって被覆されていないエリア中に酸
化シリコンの厚い層を成長させる。
同時に、注入されたドーパントが電界酸化物の真下の領
域中のシリコン中を拡散し、これにより分離構造の形成
が完了する。
不純物の存在しない特別に厳重な条件下でシリコン単結
晶の表面上で行った予備的な操作において成長した前記
窒化シリコン層と表面酸化物の薄層を除去した後、新し
い酸化シリコン層を成長させて所謂ゲート酸化物を形成
する。
次いで前記第１の層又はレベルの多結晶シリコンを付着
させ、最後に全体の電気伝導度を増加させるためにそれ
をドープする。該第１ポリの厚さは好ましくは４０００
から５０００人の間である。
新しいマスキング操作を行い多結晶シリコン層をアタッ
クし、これにより第１のポリ１の端部を限定する、つま
り一方向に沿ったメモリデバイスの浮動ゲートの端部を
限定する。
所謂Ｆ　Ｌ　ＯＴＯＸ注入のための新しいフォトレジス
トマスクを形成し、第２のタイプの導電度の不純物（ｎ
タイプの導電度が例示されている）をシリコン中に注入
してそれぞれＭＯＳデバイスのドレーン及びソース領域
を構成するｎ゛　ドープされた領域を形成する。
該ｎ°注入のために使用されたマスキング物質を除去し
た後、新しいフォトレジストマスク（その輪郭は第５図
中に１５で示されている）を形成し、このマスクを通し
て第１のレベルのポリで被覆されていないエリア中のゲ
ート酸化物を、下に位置するシリコン結晶が露出するま
でアタックする。
特別に厳重な不純物が存在しない条件下で残りのマスキ
ング物質を除去した後、厚さ約１００人の薄い酸化シリ
コン層（トンネル酸化物）を熱的に成長させる。
このトンネル酸化物の薄層上に、約５００人の厚さを有
する多結晶シリコンの第１の薄いマトリックス層を付着
させる。
その輪郭が第５図中に１６で示された新しいフォトレジ
ストマスクは、このような限定されたエリアの内部で、
前記第１の薄いマトリックス層の多結晶シリコンと下に
位置するトンネル酸化物の薄層の両者を除去することを
許容する。
該マスキング物質を除去した後、好ましくは３０００か
ら４０００人までの厚さを有する多結晶シリコンの第２
のマトリックス層を付着させる。
次いで該多結晶シリコンのマトリックス層をＲＩＥ技術
による異方性アタックを受けさせ、付着した厚さに等し
い厚さが除去されるまで前記多結晶シリコンの除去を行
う、当業者に周知であり所謂自己整列製造プロセスの代
表であるように、第１・のレベルの多結晶シリコン（浮
動ゲート１）の下に位置する層の存在により決定される
ステップに対応して、前記異方性アタックは、全表面上
に均一になるように前もって付着された前記マトリック
ス層に属する多結晶シリコンの残りのシーム（第５図及
び第６図の１ａ及びｌｂ）を残す。
この時点で、前もって形成されたゲート酸化シリコン層
を、製造されているメモリデバイスの浮動ゲートの複合
構造（１＋１ａ＋１ｂ）により被覆されていないデバイ
スの活性エリアから除去することが可能になる。
特別に厳重な不純物が存在しない条件下で前もって限定
した端部の方向と垂直な方向に沿って浮動ゲートの複合
構造の端部を適切なマスクにより限定した後、ゲート酸
化シリコンの新しい層を、浮動ゲートの複合構造により
被覆されていない活性エリア上に再度形成する。同時に
絶縁層４を都合好く形成して上記浮動ゲートを絶縁する
。その換わりに、このような浮動ゲート構造の上端の絶
縁層は、酸化シリコン又は等価の絶縁物の化学蒸着によ
り別々に形成することができる。
第２のレベルの多結晶シリコンを付着し、かつ好ましく
はそれは全体の電気伝導度を増加させるためにドープさ
れる。
次いで該製造プロセスは、このような第２の層又はレベ
ルの多結晶シリコン上における酸化物層の成長、第２の
レベルの多結晶シリコンの（回路の及びメモリセルの）
幾何的配置の適切なマスクによる限定及び前記第２のレ
ベルの多結晶シリコンのアタックを意図する。
次いで該製造プロセスは他の任意の多結晶ゲー１−ＣＭ
ＯＳ又はＮＭＯＳプロセスに一般的な方法に従って進行
する。
その上に個々の基本的なメモリデバイスが形成される半
導体物質２は、異なったタイプの導電度の半導体物質（
例えばｎ−ドープされたシリコン）の基板中に形成され
るあるタイプの導電度（例示した場合はｐ−ドープされ
たシリコン）の「ウェル」領域であることもできる。
【図面の簡単な説明】
第１図は、従来タイプのＦＬＯＴＯＸメモリセルの構造
の概略縦断面図、第２図は、第１図のＦＬＯＴＯＸ構造
のための適切な静電結合のダイアグラム、第３図は、既
知の製造方法に従って半導体チップ上に実際に形成され
た基本的なＦＬＯＴＯＸメモリセルの概略平面図、第４
図は、他の既知の製造方法に従って製造された第３図の
セルの変形である基本的なＦＬＯＴＯＸメモリセルの概
略平面図、第５図は、本発明に従って製造された基本的
なＦＬＯＴＯＸメモリセルの概略平面図、第６図は、本
発明の基本的なＦＬＯＴＯＸメモリセルの概略縦断面図
である。 １・・・第１のレベルの多結晶シリコン２・・・単結晶
シリコン ３・・・ゲート酸化物　４・・・絶縁層５・・・第２の
レベルの多結晶シリコン６・・・ウィンドー　７・・・
ドレーン領域８・・・トンネル酸化物 ９・・・チャンネル令員域

Claims (12)

    【特許請求の範囲】
  1. （１）半導体チップの表面に形成された第２のタイプの
    導電度の第１及び第２の領域間に第１のタイプの導電度
    のチャンネル領域を有する半導体チップと、浮動ゲート
    を構成し実質的に前記第１及び第２の領域間にある前記
    チャンネル領域上に拡がり、かつ絶縁物質層により前記
    半導体物質から及び当該第１のレベルの導電性物質の上
    に存在するコントロールゲートを構成する第２のレベル
    の導電性物質から電気的に絶縁されている第１のレベル
    の導電性物質を含んで成り、前記チャンネル領域が前記
    第１及び第２の領域間に電流を流すことを可能にする領
    域を前記半導体中に与えるようにした電気的に変更でき
    る持久記憶浮動ゲート型メモリデバイスにおいて、 実質的に前記絶縁層より薄いトンネル酸化物層により下
    に位置する半導体物質から絶縁された導電性物質の付加
    体が、自己整列プロセスにより、少なくとも前記第１及
    び第２の領域のいずれかに隣接する前記第１のレベルの
    導電性物質の端部の長さに沿って形成され、かつ該付加
    体が前記浮動ゲートを形成する前記第１のレベルの導電
    性物質に電気的に接続されていることを特徴とするメモ
    リデバイス。
  2. （２）チャンネル領域がｐ−ドープされたシリコンであ
    り、第１及び第２の領域がｎ＾＋ドープされたシリコン
    であり、付加体がデバイスのドレーン領域に重なってい
    る特許請求の範囲第１項に記載のメモリデバイス。
  3. （３）導電性物質の第１及び第２の層がともに多結晶シ
    リコンである特許請求の範囲第１項に記載のメモリデバ
    イス。
  4. （４）絶縁物質層が３００から５００Åまでの厚さを有
    するゲート酸化シリコン層である特許請求の範囲第１項
    に記載のメモリデバイス。
  5. （５）トンネル酸化物層が１００Å未満の厚さを有する
    酸化シリコン層である特許請求の範囲第１項に記載のメ
    モリデバイス。
  6. （６）付加体が多結晶シリコンであり、該付加体が半導
    体チップの表面の少なくとも一部分上に前もって付着さ
    れた均一厚さの多結晶シリコン層を異方的にアタックす
    ることにより得られるものである特許請求の範囲第１項
    に記載のメモリデバイス。
  7. （７）チャンネル領域及び第１及び第２の領域の全てが
    、第２のタイプの導電度の半導体物質の基板中に形成さ
    れた第１のタイプの導電度のウェル領域中にある特許請
    求の範囲第１項に記載のメモリデバイス。
  8. （８）複数のメモリデバイスが、半導体チップ上にライ
    ン状及びカラム状に配列されている特許請求の範囲第１
    項に記載のメモリデバイス。
  9. （９）複数の各デバイスにセレクトＭＯＳトランジスタ
    が直列に連携されている特許請求の範囲第８項に記載の
    メモリデバイス。
  10. （１０）各ラインに属する全ての浮動ゲートタイプメモ
    リデバイスのコントロールゲートが単一のプログラムラ
    インに接続され、関連セレクトトランジスタの全てのゲ
    ートが単一のセレクトラインに接続されている特許請求
    の範囲第９項に記載のメモリデバイス。
  11. （１１）ドレーン領域とソース領域の間にあるチャンネ
    ル領域と、該チャンネル領域と重なり該チャンネル領域
    からゲート酸化物の絶縁層により絶縁され更に少なくと
    もトンネルエリアに対応して前記ドレーン領域上を拡が
    る多結晶シリコンの浮動ゲートを含んで成り、前記浮動
    ゲートと前記ドレーン領域間の絶縁が前記ゲート酸化物
    より実質的に薄いトンネル酸化物の絶縁層により構成さ
    れている浮動ゲートタイプの半導体メモリデバイスの形
    成方法において、 ａ）ゲート酸化物層を形成し、 ｂ）前記チャンネル領域上に、第１のレベルの多結晶シ
    リコン層を形成しかつ限定し、 ｃ）前記ドレーン領域の境界の幾何的プロジェクション
    に実質的に一致する、少なくとも前記第１のレベルの多
    結晶シリコンの端部の長さから成るエリアに対応して前
    記ゲート酸化物をマスクしかつ除去し、 ｄ）トンネル酸化物層を形成し、 ｅ）多結晶シリコンの第１のマトリックス層を付着し、 ｆ）前記ドレーン領域の境界の幾何的プロジェクション
    に一致しない前記第１のレベルの多結晶シリコンの端部
    の少なくとも一部を成すエリア上に前記多結晶シリコン
    の第１のマトリックス層と前記トンネル酸化物層をマス
    クしかつ除去し、ｇ）多結晶シリコンの第２のマトリッ
    クス層を付着し、 ｈ）該多結晶シリコンのマトリックス層を異方的にアタ
    ックして、前記第１のレベルの多結晶シリコンの端部に
    沿って前記マトリックス層に属し前記第１のレベルの多
    結晶シリコンに電気的に接続された多結晶シリコンの付
    加体を残し、 ｉ）前記第１のレベルの多結晶シリコン及び前記付加体
    により被覆されていないエリアから前記ゲート酸化物層
    を除去し、 ｊ）新しいゲート酸化物の絶縁層を形成し、ｋ）前記第
    １のレベルの多結晶シリコン及び前記付加体の上面及び
    側面上に絶縁層を形成し、そして、 ｌ）前記第１のレベルの多結晶シリコン上に該第１のレ
    ベルの多結晶シリコンと電気的に絶縁された第２のレベ
    ルの多結晶シリコンを形成する、各ステップを含んで成
    ることを特徴とするメモリデバイスの形成方法。
  12. （１２）ステップｊ）の新しいゲート酸化物の絶縁層と
    、ステップｋ）の第１のレベルの多結晶シリコン及び付
    加体の絶縁層が、単一の熱酸化処理を通して形成される
    特許請求の範囲第１１項に記載の方法。
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