JPH0824148B2 - 減少したトンネルエリアを有する電気的に変更できる持久記憶浮動ゲ−ト型メモリデバイスとその製造方法 - Google Patents

減少したトンネルエリアを有する電気的に変更できる持久記憶浮動ゲ−ト型メモリデバイスとその製造方法

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JPH0824148B2
JPH0824148B2 JP62157480A JP15748087A JPH0824148B2 JP H0824148 B2 JPH0824148 B2 JP H0824148B2 JP 62157480 A JP62157480 A JP 62157480A JP 15748087 A JP15748087 A JP 15748087A JP H0824148 B2 JPH0824148 B2 JP H0824148B2
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    • Y10S148/00—Metal treatment
    • Y10S148/109—Memory devices

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、一般に半導体メモリデバイスに関し、より
詳細にはテレビのチャンネルセレクター及び他のそれと
同等のシステムの持久記憶メモリにおけるマイクロプロ
セッサーをベースとするシステム中で利用される浮動
（floating）ゲートタイプの電気的に変更できる読み出
し専用メモリデバイスに関する。
（従来技術とその問題点） マイクロプロセッサーをベースとするシステム及び関
連技術において、電気的手段により変更することのでき
る読み出し専用メモリ素子、つまり比較的長期間（数
年）その上に書かれたデータを保持することを可能にす
るが、電気的手段によりそこに含まれるデータの全て又
は一部を消去し再書き込み（再プログラム）を行う可能
性を提供し、そして実質的にそれらを含むマイクロサー
キットを、「浮動ゲートアバランシェ型金属酸化物半導
体」の略であるFAMOSタイプの読み出し専用メモリデバ
イスにおいて必要であった照射を意図する消去処理（最
後の必然的な全プログラミングに先立って）を受けさせ
るために装置から除去する必要性をなくしたメモリ素子
の必要性が増加してきている。
近年では、電気的に変更できる多数の持久記憶メモリ
デバイスの製造に成功するという点にまで技術が発達し
てきている。「電気的に消去可能なプログラムできる読
み出し専用メモリ」の略であるEE−PROM又は「電気的に
変更できるプログラム可能な読み出し専用メモリ」の略
であるEA−PROMとしても知られるこのようなメモリデバ
イスを組み入れたマイクロプロセッサー又はシステム
は、従来技術のデバイスに対して、単一のバイトの消去
と再書き込みの両者又は全ての貯蔵されたデータの消去
を可能にするという大きな利点を提供する。
このようなデバイスの基本的な集積半導体構造である
メモリセルは、1980年２月28日の「エレクトロニクス」
の113〜117頁のW.S.ジョンソンらによる「バイト消去可
能なプログラム蓄積のためのトンネリングへの16−Ｊ−
EE−PROMの信頼」という題名の報文に詳細が延べられて
いる「浮動ゲートトンネル酸化物」の略である所謂FLOT
OXセルである。この報文で著者は、セルが多結晶シリコ
ン浮動ゲート構造を利用するFLOTOX構造は、フォウラー
−ノルトハイム（Fowler−Nordheim）のトンネル機構に
より、該浮動ゲート構造とドレーン領域に対応する多結
晶シリコンの間に酸化物の薄層を提供する好適な「ウイ
ンドー」を通して電子（又は空孔）でチャージされたよ
うな構造を有していると記述している。つまり浮動ゲー
ト電極中のチャージを捕捉するために開発された該機構
は、一般に少なくとも10MV/cmより大きい十分高い電界
により生ずる薄い酸化物絶縁層を通る電子（又は空孔）
のトンネル効果による伝導である。
従来技術とその欠点、及び本発明の対象であるFLOTOX
セルの説明は、本明細書に添付された一連の図面を参照
することにより、より容易かつ迅速に理解されるであろ
う。
図面中、第１図は、従来タイプのFLOTOXメモリセルの
構造の概略縦断面であり、 第２図は、第１図のFLOTOX構造のための適切な静電結
合のダイアグラムであり、 第３図は、既知の製造方法に従って半導体チップ上に
実際に形成された基本的なFLOTOXメモリセルの概略平面
図であり、 第４図は、他の既知の製造方法に従って製造された第
３図のセルの変形である基本的なFLOTOXメモリセルの概
略平面図であり、 第５図は、本発明に従って製造された基本的なFLOTOX
メモリセルの概略平面図であり、 第６図は、本発明の基本的なFLOTOXメモリセルの概略
縦断面図である。
第１図に概略的に示すように、典型的なFLOTOXセルの
構成は、完全に分離され浮動ゲート電極を構成する多結
晶シリコン１の第１のレベルつまり層を含んでいる。そ
れは単結晶シリコン２からゲート酸化物３により絶縁さ
れ、かつそれはソース領域10とドレーン領域７の間に形
成されるMOSデバイスのチャンネル領域９、そして前記
ドレーン領域７上のある長さの上に広がっている。化学
蒸着（CVD）により熱的に成長又は付着された酸化シリ
コン又はそれと等価の絶縁物の絶縁層４は、第１のレベ
ルの多結晶シリコン１を、所謂コントロールゲート電極
を構成する第２のレベルの多結晶シリコン５から絶縁し
ている。MOSデバイスのドレーン領域７に対応して、電
荷をトンネル機構により浮動ゲート１中へ移動させるた
めに好適な書き込み／消去「ウインドー」６がゲート酸
化物層３中に存在する。該ウインドーに対応して、前記
浮動ゲートと前記シリコンの間の絶縁は極度に薄いトン
ネル酸化物８と呼ばれる酸化シリコン層により表され、
該層の厚さは、ゲート酸化物３が典型的には250Åを越
す厚さでありかつ絶縁層４が典型的には200Åを越す厚
さであるの厚さに対して、通常100Å未満である。
第１図中には、リアルメモリセルと直列に形成された
ラインセレクションつまりセレクトトランジスタも表れ
ており、そのゲートは「トランスファゲート」としても
知られている。
このメモリセルの操作原理は周知である。メモリデバ
イスの浮動ゲートとドレーンの間に適切な電界を掛ける
ことにより、電子を前記浮動ゲート中に注入することが
でき、このような電界は浮動ゲートが近付けないコント
ロールゲートを通しての静電結合により印加される。前
記浮動ゲートとドレーンの間に反対符号の電界を再度掛
けることにより、電子は浮動ゲートから除去される。こ
れは、前記コントロールゲートを接地し、トランスファ
ゲートにより正の電圧をメモリ素子のドレーンに掛ける
ことにより得られる。
このようなメモリセルを実現化する際に遭遇する最も
重要な技術的問題の１つは、トンネルエリアつまり前記
浮動ゲートから又は該浮動ゲートへ電荷が移動するため
の薄い酸化物「ウインドー」の限定に関するものであ
る。実際のところこのエリアをできるだけ小さくするよ
う努力することが２つの理由から必要である。
前記メモリ素子が、第２図中にコンデンサのネットワ
ークとして概略的に示されている。本質的にメモリ素子
つまり浮動ゲート（FG）は、絶縁層４のキャパシタンス
C1を通してコントロールゲート（CG）５に、ゲート酸化
物３のキャパシタンスC2を通してドレーン（Ｄ）、ソー
ス（Ｓ）及びチャンネル（Ch）領域の半導体物質つまり
領域７、10及び９に、そしてトンネル酸化物８のキャパ
シタンスC3を通してドレーン（Ｄ）領域７に静電結合さ
れている。該メモリデバイスの浮動ゲートが到達するこ
とのあるポテンシャルは明らかに、前記デバイスのコン
トロールゲートとドレーン間に掛けられる電圧値と、そ
の静電結合と貯蔵された電荷に依存する。適切な考慮を
通して前記浮動ゲートにより達することのできるポテン
シャルは、次式により与えられる。
VFG＝α×VCG、 ここで、 である。
その状態を修正することつまり「書き込み」及び「消
去」操作を行うためにデバイスに印加される電圧を最小
とするためには、前記トンネル酸化物はその厚みを通し
て極度に強い電界（10MV/cmのオーダー）を得ることを
可能にするため必然的に極度に薄くなければならないと
いう事実を考慮して、C3の値をできるかぎる小さくし、
これにより電荷がトンネリング機構によるエネルギ障壁
を越えることができるようにすることが好都合であり、
C3の値を小さく維持し従って定数αを最大にするために
トンネルエリアはできる限り小さくしなければならな
い。
該トンネルエリアを減少させることは多の理由からも
好都合である。前述の通り極度に強い電界の掛かるトン
ネル酸化物の極度に薄い絶縁層は、周知の摩耗現象つま
り多数回書き込み及び消去のサイクルを行った後に酸化
物が劣化しやすいという現象を受ける。このような薄い
絶縁層を形成するために最も正確な技術を使用した場合
でさえも、その表面が摩耗現象の原因となる格子欠陥か
ら完全に逃れることが不可能であるため、前記現象が起
こるのである。従ってトンネルエリアのサイズの減少は
他方では、このような小さいエリアに欠陥がないように
する可能性が増大することを意味している。
既知技術によると、トンネル酸化物エリアの限定とそ
の形成は一般に第３図及び第４図に概略的に示される方
法で行われる。
第３図及び第４図は第１図中に概略的に示されたFLOT
OXメモリセルの平面図を示し、第１図中の符号は同じ部
材を示すために第３図及び第４図中でも使用されてい
る。太線12で示された「Ｔ」字形輪郭は基本的なメモリ
セルの活性エリアを限定し、該エリアは電界酸化物で被
覆されていないエリアである。第３図及び第４図の両図
中に、線状及びカラム状に配置された多数のセルから成
る通常のメモリマトリックス中の基本的なFLOTOXセルの
「カラム」電気接続のためのエリア13が示されている。
第３図の基本的なメモリセルの製造プロセスによる
と、トンネル酸化物エリア６は２個のマスク、つまり第
１のレベルの多結晶シリコン１（浮動ゲート）限定する
ために使用されるマスクと、その上にトンネル酸化物が
成長することになる点線14で示されたエリア中のゲート
酸化物を「開口」するために利用されるマスクとの交差
により限定される。
第４図に示される他の技術によると、トンネルエリア
６は、このエリア上にトンネル酸化物が成長する前に、
それを通してゲート酸化物が下に位置するシリコンが露
出するまでアタックされるウインドーを決定する好適な
マスクにより限定される。
第３図及び第４図中に示される両技術及びこれらに類
似する他の技術は、使用され又は利用することのできる
特別の写真食刻技術の限定及び配列特性による限界があ
るという欠点を有している。他方前記トンネルエリアを
できるだけ減少させる必要性は、前記トンネルエリアを
最小にすることに関する決定的に満足できる結果を得る
ことなく、製造プロセスに重大な制御及び再生産性の問
題を課するという結果を生じながら、限定の限界におい
て働くことを誘発する。
このことから、トンネルエリアを限定するために、他
の全ての集積回路の層のために通常使用されるものに対
してより進んだ写真食刻技術を使用する傾向は、製造プ
ロセス中で使用される異なった器具の間の両立性に関す
るより複雑な問題さえ創り出す。
従って、最小の大きさのトンネルエリアを有し特別に
洗練された写真食刻技術を要求することなく容易に製造
することのできるEEPROMタイプのメモリのためのFLOTOX
セルを提供することのより明瞭な必要性と有用性が存在
する。
（発明の目的） このような目的及び利点は、本発明の対象である新規
な構造を有する浮動ゲートタイプ（FLOTOXセルとしても
知られる）の持久記憶性半導体メモリデバイスを通して
得ることができる。本発明のFLOTOXセルの構造は、トン
ネルエリアを限定するために使用される特別の写真食刻
技術の限界とは無関係に該トンネルエリアを最小にし
て、製造プロセスの実質的に重要でないパラメータを制
御することにより前記トンネルエリアの拡がりを限定す
ることを許容する。
（発明の構成） 既知のタイプのFLOTOXセルと異なり、本発明のセルは
MOSデバイスのドレーン領域上の浮動ゲートのより大き
な重なりゾーン内に限定されるトンネルエリアを最早有
しないが、前記デバイスのドレーン領域に向かう浮動ゲ
ートの端部に対応して、かつゲート酸化物を除去し少な
くとも前記端部の長さを含む十分に広がったエリア上に
トンネル酸化物層を形成した後、前記浮動ゲートに好適
に電気的に接続された多結晶シリコンの付加体（又はシ
ーム）を形成する。このような多結晶シリコンの層の下
部は、トンネル酸化物層により単結晶シリコンから絶縁
されることになる。前記浮動ゲートの端部に沿って形成
されたこのような付加体又はシームは重要なマスクを必
要としない所謂「自己整列（self−aliged）」プロセス
により形成され、前記トンネルエリアを決定するこのよ
うなシームの基部の「幅」は、加工すべきウエハーの表
面上に予め付着されたマトリックス多結晶シリコンの好
適な層又は多層の異方的アタックが行われる条件を制御
することにより容易に決定することができる。
本発明の対象であるセルの特別の構造の他の利点は、
デバイスの第１のレベルの多結晶シリコン（浮動ゲー
ト）とドレーン領域間の十分に大きな重なりゾーンを提
供する必要がないので、単一のメモリセルにより占有さ
れる全エリアを更に減少させること、つまりよりコンパ
クトなセルを製造することが可能になるという事実によ
り掲示される。
（実施例） 本発明のFLOTOXセル及びその製造方法は、第５図及び
第６図を参照して行う本発明の特に好ましい態様の例示
を通してより容易に理解できるであろう。
従来技術の説明に関連して説明した第１〜４図中に描
かれた構造中のものと対応する部分又は類似する部分を
示すために同じ符号を使用している第５図及び第６図を
参照すると、本実施例のFLOTOXセルは、従来技術のセル
と類似して、図中で特定のハッチングで示され、半導体
物質の表面からゲート酸化物の絶縁層により絶縁され、
かつメモリ素子つまりデバイスの浮動ゲートを構成する
第１のレベルの多結晶シリコン１（簡単にポリ１とい
う）を含んでいる。
このようなポリの第１の層又はレベルは半導体物質チ
ップ２のチャンネル領域９上に位置し、第５図中に太線
12で示される基本的なセルの活性エリアを限定する取り
囲んでいる電界酸化物上をある長さだけ横方向に広がっ
ている。
好ましくは、該MOSデバイスはｎ−チャンネルであ
る、つまりチャンネル領域９を例えばシリコンである半
導体単結晶の表面に、ｐ−タイプの導電体つまりアクセ
プタタイプの不純物（例えば硼素）でドープされたシリ
コンにより形成する。
前記デバイスのソース10及びドレーン７領域は、ドナ
ータイプの不純物（例えばリン又は砒素）の強い注入と
拡散により通常通りに形成される。
その輪郭が第５図中に点線15で示された好適な重要で
ないマスクにより、第１のレベルのポリ１を付着し限定
する前にシリコンの表面上に前もって形成されたゲート
酸化物を、前記輪郭15の内部であって前記第１の層又は
レベルのポリ１で被覆されていないエリア中のシリコン
が再度露出するまで除去する。次いで不純物が存在しな
いような特別に厳格な条件下での熱酸化により、一般に
第１の層のポリ１の上面と縦方向の端部上にも形成され
るトンネル酸化物８の薄層を形成する。
その輪郭が第５図中に一転鎖線16で示された他のマス
ク（これも重要な特性を有しない）により、そして好ま
しくは約500Åの多結晶シリコンの第１のマトリックス
層を付着させた後に、前記ポリのマトリックス層及び前
もって形成された前記トンネル酸化物層をマスクにより
限定されたエリア中で除去する。
好ましくは4000から5000Åの間の均一厚さを有する多
結晶シリコンの第２のマトリックスをデバイスの全表面
上に付着させる。前もってトンネル酸化物が除去された
エリア中の前記第２層を前記第１のレベルのポリ１の表
面上へ直接付着させ、従って後者と電気的に連結される
ようにする。
所謂自己整列製造プロセスにおけるように、マトリッ
クス多結晶シリコン層の全厚（5000＋4000又は5000Å）
が完全に除去されるまで行われる強い異方性アタックつ
まりRIE（反応性イオンエッチングの略）アタックは、
第１のレベルのポリ１の端部に沿った多結晶シリコンの
付加体又はシーム（これらは所謂自己整列製造プロセス
中に形成される絶縁物質のこのようのなシーム又はスペ
ーサーに類似する「スペーサー」としても参照されるこ
とがある）1a及び1bの形成を決定する。
このようなシーム（図中の1a及び1b）は連続的に形成
され、それは、デバイスのドレーン領域７に隣接する浮
動ゲート１の端部に対応して、第１のレベルのポリから
トンネル酸化物８（これは第６図中で分かるようにそれ
をシリコンからも分離する）により分離される。一方ソ
ース領域10に隣接する浮動ゲート１の端部に対応して同
じポリのシームは、前述したようにマスク16により限定
されたエリアからトンネル酸化物の薄層を除去した前も
って存在する第１のレベルのポリ１の端部上へ直接形成
される（第５図）。
この方法により、その基部表面つまりその幅がトンネ
ルエリアの拡がりを決定するドレーン領域７に隣接する
浮動ゲート１の端部上に形成されるシーム1bの長さも、
第１とレベルのポリ１により表される浮動ゲートの前も
って存在する部分に電気的に接続されることになる。実
際のところ、少なくとも第５図の右側の電界酸化物上の
ポリの重なりゾーン中では、ポリのシーム1bは、少なく
とも17で示した長さに沿って第１のレベルのポリ１と直
接接触している。
明らかであるように、前記デバイスの浮動ゲートを形
成する２つの部分、つまり前記チャンネル領域９の上に
実質的に位置するデバイスの真性の浮動ゲートである第
１のポリ１と、前記ドレーン領域７との重なりゾーン
（長さ1b）に対応して、浮動ゲート複合構造へそして該
構造からの電荷の移動のための必要なトンネルエリアを
構成するこのような第１の層のポリ１の端部に沿って形
成される付加体（1a及び1b）との間の電気的連続性を確
保するために他の方法を使用してもよい。
前記第１及び第２のマトリックス層を形成するための
多結晶シリコンの今日の付着技術及び強い異方性アタッ
ク条件下でのそれらの除去のためのRIEアタックの技術
を使用することにより、0.2から0.5μｍである該シーム
（1a及び1b）の基部の幅が容易に得られ、例えば基部の
幅が0.3μｍであるシームを形成するよう選択すると、
0.3×1.5＝0.45μm2のトンネルエリアを容易に得ること
ができる（1.5μｍのメモリ素子により占有されている
活性エリアの幅の場合、これが今日の習慣である）。
FLOTOXセルの既知の構造によると、類似した結果は0.
7μｍ技術を必要とする。つまり限定できる最小幅0.7μ
ｍの技術、従って紫外線の換わりにＸ線を使用する非常
に洗練された写真食刻技術を必要とする。
本発明のセル又はメモリデバイスにより提供される設
計段階での利点及び最適化可能性は、貯蔵データの書き
込み／消去の繰り返しサイクルの耐久性が改良されると
いう特性に加えて、このようなエリア減少従ってトンネ
ル酸化物のキャパシタンスの減少は、当業者に容易に理
解されるように他の正の結果を伴うという事実により複
合的である。
例えば本発明のセルのオリジナルな構造は、全浮動ゲ
ートがよりコンパクトでドレーン領域上に十分大きなエ
リア広がる必要がない限り、キャパシタンスC2も大きく
減少させることを許容し（第２図）、大きさ（「カラ
ム」方向）及び／又は、キャパシタンスC1を増加させう
ための周りの電界酸化物上のコントロールゲートと浮動
ゲートとの重なりエリアを減少させより高度な集積化を
許容する。
エリア限定操作の減少した臨界性は製造プロセスの
「収率」も増加させる。
単一のメモリデバイスの、つまりメモリラインを形成
する単一のFLOTOXセルの及び関連セレクトトランジスタ
の配置及び接続は通常のものであり、それによると全て
の基本的なセルのソース領域は接地され、全てのセルの
コントロールゲートは「プログラムライン」に接続さ
れ、セレクトトランジスタのゲートは所謂「セレクトラ
イン」に接続され、種々のセレクトトランジスタの各ド
レーンターミナルはメモリラインの各「カラム」のター
ミナルを構成している。
全ての基本的なセルから放電するためには、プログラ
ムラインとセレクトラインを十分に高い電圧で極性化
し、一方カラムターミナルを接地する。
データのバイトを書き込むために前記プログラムライ
ンは接地し、選択されたバイトに関連するカラムを、セ
レクトラインを高電圧に維持しながらデータパターンに
従って高電圧で極性化するか接地する。
本発明の新規なメモリデバイスを製造するための好ま
しい製造プロセスを後に例示する本質的な一連のプロセ
スステップにより説明する。
第１のタイプの導電度を有しかつ表面が予め酸化され
た半導体物質（典型的にはｐ−ドープされた単結晶シリ
コンのスライス）上に、窒化シリコン層を付着させる。
その後、所謂電界注入の後に、つまり単結晶シリコン
表面上に形成されるべき単一の基本的なデバイスを分離
するための分離構造（電界酸化物の厚い層）が形成され
るエリア中にアクセプタタイプの不純物を注入した後
に、フォトレジストで活性エリアをマスクし前記窒化物
をアタックする。
マスキング物質を除去した後、電界酸化を行って前記
窒化シリコン層で前もって被覆されていないエリア中に
酸化シリコンの厚い層を成長させる。同時に、注入され
たドーパントが電界酸化物の真下の領域中のシリコン中
を拡散し、これにより分離構造の形成が完了する。
不純物の存在しない特別に厳重な条件下でシリコン単
結晶の表面上で行った予備的な操作において成長した前
記窒化シリコン層の表面酸化物の薄層を除去した後、新
しい酸化シリコン層を成長させて所謂ゲート酸化物を形
成する。
次いで前記第１の層又はレベルの多結晶シリコンを付
着させ、最後に全体の電気伝導度を増加させるためにそ
れをドープする。該第１ポリの厚さは好ましくは4000か
ら5000Åの間である。
新しいマスキング操作を行い多結晶シリコン層をアタ
ックし、これにより第１のポリ１の端部を限定する。つ
まり一方向に沿ったメモリデバイスの浮動ゲートの端部
を限定する。
所謂FLOTOX注入のための新しいフォトレジストマスク
を形成し、第２のタイプの導電度の不純物（ｎタイプの
導電度が例示されている）をシリコン中に注入してそれ
ぞれMOSデバイスのドレーン及びソース領域を構成するn
+ドープされた領域を形成する。
該n+注入のために使用されたマスキング物質を除去し
た後、新しいフォトレジストマスク（その輪郭は第５図
中に15で示されている）を形成し、このマスクを通して
第１のレベルのポリで被覆されていないエリア中のゲー
ト酸化物を、下に位置するシリコン結晶が露出するまで
アタックする。
特別に厳重な不純物が存在しない条件下で残りのマス
キング物質を除去した後、厚さ約100Åの薄い酸化シリ
コン層（トンネル酸化物）を熱的に成長させる。
このトンネル酸化物の薄層上に、約500Åの厚さを有
する多結晶シリコンの第１の薄いマトリックス層を付着
させる。
その輪郭が第５図中に16で示された新しいフォトレジ
ストマスクは、このような限定されたエリアの内部で、
前記第１の薄いマトリックス層の多結晶シリコンと下に
位置するトンネル酸化物の薄層の両者を除去することを
許容する。
該マスキング物質を除去した後、好ましくは3000から
4000Åまでの厚さを有する多結晶シリコンの第２のマト
リックス層を付着させる。
次いで該多結晶シリコンのマトリックス層をRIE技術
による異方性アタックを受けさせ、付着した厚さに等し
い厚さが除去されるまで前記多結晶シリコンの除去を行
う。当業者に周知であり所謂自己整列製造プロセスの代
表であるように、第１のレベルの多結晶シリコン（浮動
ゲート１）の下に位置する層の存在により決定されるス
テップに対応して、前記異方性アタックは、全表面上に
均一になるように前もって付着された前記マトリックス
層に属する多結晶シリコンの残りのシーム（第５図及び
第６図の1a及び1b）を残す。
この時点で、前もって形成されたゲート酸化シリコン
層を、製造されているメモリデバイスの浮動ゲートの複
合構造（１＋1a＋1b）により被覆されていないデバイス
の活性エリアから除去することが可能になる。
特別に厳重な不純物が存在しない条件下で前もって限
定した端部の方向と垂直な方向に沿って浮動ゲートの複
合構造の端部を適切なマスクにより限定した後、ゲート
酸化シリコンの新しい層を、浮動ゲートの複合構造によ
り被覆されていない活性エリア上に再度形成する。同時
に絶縁層４を都合好く形成して上記浮動ゲートを絶縁す
る。その換わりに、このような浮動ゲート構造の上端の
絶縁層は、酸化シリコン又は等価の絶縁物の化学蒸着に
より別々に形成することができる。
第２のレベルの多結晶シリコンを付着し、かつ好まし
くはそれは全体の電気伝導度を増加させるためにドープ
される。
次いで該製造プロセスは、このような第２の層又はレ
ベルの多結晶シリコン上における酸化物層の成長、第２
のレベルの多結晶シリコンの（回路の及びメモリセル
の）幾何的配置の適切なマスクによる限定及び前記第２
のレベルの多結晶シリコンのアタックを意図する。
次いで該製造プロセスは他の任意の他結晶ゲートCMOS
又はNMOSプロセスに一般的な方法に従って進行する。
その上に個々の基本的なメモリデバイスが形成される
半導体物質２は、異なったタイプの導電度の半導体物質
（例えばｎ−ドープされたシリコン）の基板中に形成さ
れるあるタイプの導電度（例示した場合はｐ−ドープさ
れたシリコン）の「ウエル」領域であることもできる。
【図面の簡単な説明】
第１図は、従来タイプのFLOTOXメモリセルの構造の概略
縦断面図、第２図は、第１図のFLOTOX構造のための適切
な静電結合のダイアグラム、第３図は、既知の製造方法
に従って半導体チップ上に実際に形成された基本的なFL
OTOXメモリセルの概略平面図、第４図は、他の既知の製
造方法に従って製造された第３図のセルの変形である基
本的なFLOTOXメモリセルの概略平面図、第５図は、本発
明に従って製造された基本的なFLOTOXメモリセルの概略
平面図、第６図は、本発明の基本的なFLOTOXメモリセル
の概略縦断面図である。 １……第１のレベルの多結晶シリコン ２……単結晶シリコン ３……ゲート酸化物、４……絶縁層 ５……第２のレベルの多結晶シリコン ６……ウインドー、７……ドレーン領域 ８……トンネル酸化物 ９……チャンネル領域 10……ソース領域、12……太線 15、16……輪郭、17……長さ

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】半導体チップの表面に形成された第２のタ
    イプの導電度の第１及び第２の領域間に第１のタイプの
    導電度のチャンネル領域を有する半導体チップと、浮動
    ゲートを構成し実質的に前記第１及び第２の領域間にあ
    る前記チャンネル領域上に拡がり、かつ絶縁物質層によ
    り前記半導体物質から及び当該第１のレベルの導電性物
    質の上に存在するコントロールゲートを構成する第２の
    レベルの導電性物質から電気的に絶縁されている第１の
    レベルの導電性物質を含んで成り、前記チャンネル領域
    が前記第１及び第２の領域間に電流を流すことを可能に
    する領域を前記半導体中に与えるようにした電気的に変
    更できる持久記憶浮動ゲート型メモリデバイスにおい
    て、 実質的に前記絶縁層より薄いトンネル酸化物層により下
    に位置する半導体物質から絶縁された導電性物質の付加
    体が、自己整列プロセスにより、少なくとも前記第１及
    び第２の領域のいずれかに隣接する前記第１のレベルの
    導電性物質の端部の長さに沿って形成され、かつ該付加
    体が前記浮動ゲートを形成する前記第１のレベルの導電
    性物質に電気的に接続されていることを特徴とするメモ
    リデバイス。
  2. 【請求項２】チャンネル領域がｐ−ドープされたシリコ
    ンであり、第１及び第２の領域がn+ドープされたシリコ
    ンであり、付加体がデバイスのドレーン領域に重なって
    いる特許請求の範囲第１項に記載のメモリデバイス。
  3. 【請求項３】導電性物質の第１及び第２の層がともに多
    結晶シリコンである特許請求の範囲第１項に記載のメモ
    リデバイス。
  4. 【請求項４】絶縁物質層が300から500Åまでの厚さを有
    するゲート酸化シリコン層である特許請求の範囲第１項
    に記載のメモリデバイス。
  5. 【請求項５】トンネル酸化物層が100Å未満の厚さを有
    する酸化シリコン層である特許請求の範囲第１項に記載
    のメモリデバイス。
  6. 【請求項６】付加体が多結晶シリコンであり、該付加体
    が半導体チップの表面の少なくとも一部分上に前もって
    付着された均一厚さの多結晶シリコン層を異方的にアタ
    ックすることにより得られるものである特許請求の範囲
    第１項に記載のメモリデバイス。
  7. 【請求項７】チャンネル領域及び第１及び第２の領域の
    全てが、第２のタイプの導電度の半導体物質の基板中に
    形成された第１のタイプの導電度のウエル領域中にある
    特許請求の範囲第１項に記載のメモリデバイス。
  8. 【請求項８】複数のメモリデバイスが、半導体チップ上
    にライン状及びカラム状に配列されている特許請求の範
    囲第１項に記載のメモリデバイス。
  9. 【請求項９】複数の各デバイスにセレクトMOSトランジ
    スタが直列に連携されている特許請求の範囲第８項に記
    載のメモリデバイス。
  10. 【請求項１０】各ラインに属する全ての浮動ゲートタイ
    プメモリデバイスのコントロールゲートが単一のプログ
    ラムラインに接続され、関連セレクトトランジスタの全
    てのゲートが単一のセレクトラインに接続されている特
    許請求の範囲第９項に記載のメモリデバイス。
  11. 【請求項１１】ドレーン領域とソース領域間にあるチャ
    ンネル領域と、該チャンネル領域と重なり該チャンネル
    領域からゲート酸化物の絶縁層により絶縁され更に少な
    くともトンネルエリアに対応して前記ドレーン領域上を
    拡がる多結晶シリコンの浮動ゲートを含んで成り、前記
    浮動ゲートと前記ドレーン領域間の絶縁が前記ゲート酸
    化物より実質的に薄いトンネル酸化物の絶縁層により構
    成されている浮動ゲートタイプの半導体メモリデバイス
    の形成方法において、 ａ）ゲート酸化物層を形成し、 ｂ）前記チャンネル領域上に、第１のレベルの多結晶シ
    リコン層を形成しかつ限定し、 ｃ）前記ドレーン領域の境界のプロジェクションに実質
    的に一致する、前記第１のレベルの多結晶シリコンの端
    部の少なくとも一部を含む第１のエリアに対応して、前
    記ゲート酸化物をマスクし、かつ前記第１のエリア内の
    前記ゲート酸化物を除去し、 ｄ）トンネル酸化物層を形成し、 ｅ）多結晶シリコンの第１のマトリックス層を付着し、 ｆ）前記ドレーン領域の境界のプロジェクションに一致
    しない前記第１のレベルの多結晶シリコンの端部の少な
    くとも一部を含む第２のエリアに対応して前記多結晶シ
    リコンの第１のマトリックス層と前記トンネル酸化物層
    をマスクしかつ前記第２のエリア内の前記多結晶シリコ
    ンの第１のマトリックス層と前記トンネル酸化物層を除
    去し、 ｇ）多結晶シリコンの第２のマトリックス層を付着し、 ｈ）該多結晶シリコンのマトリックス層を異方的にアタ
    ックして、前記第１のレベルの多結晶シリコンの端部に
    沿って前記マトリックス層に属し前記第１のレベルの多
    結晶シリコンに電気的に接続された多結晶シリコンの付
    加体を残し、 ｉ）前記第１のレベルの多結晶シリコン及び前記付加体
    により被覆されいないエリアから前記ゲート酸化物を除
    去し、 ｊ）新しいゲート酸化物の絶縁層を形成し、 ｋ）前記第１のレベルの多結晶シリコン及び前記付加体
    の上面及び側面上に絶縁層を形成し、そして、 ｌ）前記第１のレベルの多結晶シリコン上に該第１のレ
    ベルの多結晶シリコンと電気的に絶縁された第２のレベ
    ルの多結晶シリコンを形成する、 各ステップを含んで成ることを特徴とするメモリデバイ
    スの形成方法。
  12. 【請求項１２】ステップｊ）の新しいゲート酸化物の絶
    縁層と、ステップｋ）の第１のレベルの多結晶シリコン
    及び付加体の絶縁層が、単一の熱酸化処理を通して形成
    される特許請求の範囲第11項に記載の方法。
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