JPS6384168A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

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JPS6384168A
JPS6384168A JP61230723A JP23072386A JPS6384168A JP S6384168 A JPS6384168 A JP S6384168A JP 61230723 A JP61230723 A JP 61230723A JP 23072386 A JP23072386 A JP 23072386A JP S6384168 A JPS6384168 A JP S6384168A
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floating gate
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mos transistor
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正通 浅野
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菊地　信一
Akira Narita
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、データが電気的に書き換え可能であり、記
憶されたデータを半永久的に保持する不揮発性半導体記
憶装置に関する。
（従来の技術） 浮遊ゲート電極及び制御ゲート電極の二重ゲート構造を
持つＭＯＳトランジスタを用いた、電気的にデータの書
込み及び消去が可能な不揮発性半導体記憶装置が良く知
られている。
第３図はこの種の記憶装置の１ビット分のメモリセルの
等価回路図である。このメモリセルはデータ記憶用ＭＯ
ＳトランジスタＣＴと、これに直列接続された選択用Ｍ
ＯＳトランジスタＳＧとで構成されている。そして、デ
ータ記憶用ＭＯＳトランジスタＣＴのドレイン領域と浮
遊ゲート電極の一部とは、１００人程堆積いうように極
めて薄くされたシリコン酸化膜を介して重なり合ってい
る。
このような構成のメモリセルにおけるデータの古き込み
は、１００人程席上いうように極めて薄くされた上記シ
リコン酸化膜を介して、フ１ウラ。
ノルドハイムのトンネル効果により電子をドレイン領域
から浮遊ゲート電極に注入することにより行われ、消去
はこの逆に浮遊ゲート電極から上記シリコン酸化膜を介
してドレイン領域に放出することにより行われる。すな
わら、電子の注入は、データ記憶用ＭＯＳトランジスタ
ＣＴの制御ゲート電極を高電位に設定し、制御ゲートＮ
８ｉと浮遊ゲート電極との間の容量結合によって浮遊ゲ
ート電極の電位を上昇させ、トンネル効果により上記シ
リコン酸化膜を通してドレイン領域から浮遊ゲートｆｆ
電極に電子を移動させることにより行われる。
他方、浮遊ゲート電極からの電子の放出は、選択用ＭＯ
８トランジスタＳＧのドレイン領域に高電位を印加しか
つゲート電極を高電位に設定してデータ記憶用ＭＯＳト
ランジスタＣＴのドレイン領域に高電位を出力させ、こ
の状態でデータ記憶用ＭＯ３トランジスタＣＴの制御ゲ
ート電極をアース電位（ＯＶ）に設定し、トンネル効果
により上記シリコン酸化膜を通して浮遊ゲート電極から
ドレイン領域に電子を移動させることにより行われる。
このメモリセルでは、電子の注入時には遊ゲートＮ極の
電位を高くする程、短時間で注入を行なうことができ、
電子の放出時には浮遊ゲート電極の電位を低くする程、
短期間で放出を行なうことができる。そこで、浮遊ゲー
ト電極の電位を十分に高くしたり、低くしたりするため
には、浮遊ゲートＮ極と制御ゲート電極との間の容品結
合をできるだけ大きくする必要がある。これには、浮遊
ゲート電極と制御ゲート電極とが重なり合っている部分
の面積を可能な限り大きくすることが重要である。
第４図は、浮遊ゲート電極と制御ゲート電極との重なり
合っている部分の面積を十分に取ることでき、かつメモ
リセル自体の占有面積が小さく、高集積化が可能な従来
のメモリセルの構成を示す図であり、第４図（ａ）はパ
ターン平面図、第４図（ｂ）は同図（ａ）のＡ−Ａ’線
に沿った断面図である。このメモリセルでは、前記選択
用Ｍ○ＳトランジスタＳＧのソース領域及びデータ記憶
用ＭＯＳトランジスタＣＴのドレイン領域が、Ｐ型半導
体基板３０上に連続して形成されたＮ“型領域３１及び
３２で構成されている。そして、Ｎ＋型領領域３２上一
部にはデータの書込み時及び消去時に電子の通り道とな
る１００人程席上極く薄いシリコン酸化１Ｉ３３が形成
されており、それぞれ多結晶シリコン層で構成された浮
遊ゲート劃１４及び制御ゲート絶縁膜３５はデータ記憶
用ＭＯＳトランジスタＣＴのチャネル領域３６上７）Ｘ
らこのシリコン酸化膜３３上に延長するように形成され
ている。また、選択用ＭＯＳトランジスタＳＧのチャネ
ル領域３７上にはゲート電極３８が形成されている。な
お、第４図において、Ｎ＋型領領域４０選択用ＭＯＳト
ランジスタＳＧのドレイン領域となるものであり、Ｎ＋
型領領域４１データ記憶用ＭＯＳトランジスタＣＴのソ
ース領域及び複数のセル内のデータ記憶用ＭＯＳトラン
ジスタのソース領域相互を接続する配線を構成しており
、各ゲート電極の下部には上記シリコン酸化膜３３より
も十分に厚い、例えば数１００人程席上膜厚のシリコン
酸化膜が形成されている。
上記のようなメモリセルを製造する場合、予め第４図（
ａ）中の一点鎖線で囲まれた領域に開口部を有するマス
クを用いて、基板３０に対してＮ型不純物を注入してＮ
“型領域３２を形成しておく。
次に、このＮ４″型領域３２上に１００人程席上極く薄
いシリコン酸化ＶＡ３３を、他の領域ではゲート絶縁膜
として使用される膜厚が数１００人程席上シリコン酸化
膜を形成した後、データ記憶用ＭＯ８トランジスタＣＴ
では第１層目の多結晶シリコン層からなる浮遊ゲート２
１１ｆ極３４及び第２層目の多結晶シリコン層からなる
制御ゲート電極３５を形成し、これと同じ工程で選択用
ＭＯＳトランジスタＳＧでも第１１ｉ！！目の多結晶シ
リコン層によるゲート電極３８を形成する。上記各ゲー
ト電極の形成後は、制御ゲート電極３５及びゲート電極
３日をマスクに基板３０に対してＮ型不純物を注入して
、選択用ＭＯＳトランジスタＳＧのドレイン領域となる
Ｎ＋型領ｆｆｌ　４０１選択用ＭＯＳトランジスタＳＧ
のソース領域となるＮ＋型領１ｉＩ３１、データ記憶用
ＭＯＳトランジスタＣＴのソース領域となるＮ＋型領領
域４１それぞれ自己整合的に形成する。このとき、Ｎ＋
型領領域３１予め形成されたＮ＋型領領域３２接続され
る。
ところが、浮遊ゲート電極３４を形成する場合には、Ｎ
＋型領領域３２対して自己整合的に行なうことができな
いので、マスク合せずれが発生する。
そして、このマスク合せずれにより、データ記憶用ＭＯ
ＳトランジスタＣＴのドレイン領域すなわちＮ１型領１
ａ３２と浮遊ゲート電極３４との間の容量結合に差が生
じる。つまり、第４図（ａ）において、Ｎ＋型領領域３
２上方に、かつ浮遊ゲート電極３４が下方にずれて形成
された時には容量結合は小さくなる。反対に、Ｎ＋型領
領域３２下方に、浮遊ゲート電極３４が上方にずれて形
成された時には容量結合は大きくなる。このデータ記憶
用ＭＯＳトランジスタＣＴのドレインｆＲＲと浮遊ゲー
ト電極３４との間の容量結合の値は、ドレイン領域を高
電位に設定して浮遊ゲート電極３４から電子を放出する
ときに重要である。なぜなら、ドレイン領域と浮遊ゲー
ト電極との間の容量結合はトレイン領域を轟電位に設定
したときの浮遊ゲート電位を決定する。従って、この容
量結合の大小は浮遊ゲート電極からの電子の放出量の大
小となってあられれ、さらにこれは電子の放出後の閾値
電圧のばらつきとなる。
また、第４図のメモリセルでは、データ記憶用ＭＯＳト
ランジスタＣＴのソース領域となるＮ＋型領領域４１制
御ゲート電極３５をマスクにして形成するため、浮遊ゲ
ート電極３４とＮ＋型領領域３２の間のマスク合せずれ
は、データ記憶用ＭＯＳトランジスタＣＴのチャネル長
のばらつきとなってあられれる。このようなマスク合せ
ずれは同一ウェハーでは同一方向に発生する。ところが
、ウェハーが異なると発生する方向が同じになるとは限
ら５．゛ ない。このため、この結果、ウェハー毎にメモリセルの
特性が異なってしまう問題がある。また、一般に、この
ようなメモリセルを集積化し、マトリクス状に配列させ
るときには、前記選択用トランジスタＳＧのドレイン領
域及びデータ記憶用ＭＯＳトランジスタＣＴのソース領
域それぞれを、上下方向で隣接するメモリセルで共有す
るように構成される。このため、上記のようなマスクず
れは、第４図のメモリセルにおいて、図中上下方向で隣
接するそれぞれ２個のメモリセルの特性に差を生じさせ
ることになり、集積化には不向きである。
さらに、第４図のメモリセルを製造する場合、予めＮ＋
型領領域３２イオン注入などの方法により形成した後の
種々の熱処理工程により注入イオンの拡散が起り、これ
がデータ記憶用ＭＯＳトランジスタＣＴのチャネル領域
３６に達してチャネル長が短くなるという問題もある。
（発明が解決しようとする問題点） このように第４図に示す従来の記憶装置では、１ビット
当たりのメモリセルの占有面積が小さくでき、高集積化
を図ることができるが、反面、その構造故に製造時のマ
スク合せの際にマスクずれが発生し易く、このずれによ
りメモリセルの電気的特性が大幅にばらつくという問題
がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、メモリセルの高集積化を図ることが
でき、かつメモリセルの電気的特性の均一化を図ること
ができる不連発性半導体記憶装置を提供することにある
。
［発明の構成］ （問題点を解決するための手段と作用）この発明の不揮
発性半導体記憶装置では、１ビットのメモリセルを選択
用ＭＯＳトランジスタと、この選択用ＭＯＳトランジス
タと直列接続され、浮遊ゲート電極及び制御ゲート電極
が設けられたデータ記憶用ＭＯＳトランジスタとで構成
し、上記データ記憶用ＭＯＳトランジスタのチャネル領
域上にゲート絶縁膜を介して上記浮遊ゲート電極の第１
の部分を設け、上記データ記憶用ＭＯＳトランジスタの
ドレイン領域上に一部が上記ゲート絶縁膜よりも十分に
薄くされたゲート絶縁膜を介して上記浮遊ゲート電極の
第２の部分を上記第１の部分とは分離して設け、上記浮
遊ゲート電極の第１の部分及び第２の部分をフィールド
領域上で接続し、上記浮遊ゲート電極上にゲート絶縁膜
を介して上記浮遊ゲート電極と略形状が等しい制御ゲ〜
１・電極を設けるようにしている。
このような構成とすることにより、データの書き込み及
び消去時に電子が通過する薄い絶縁膜部分はデータ記憶
用ＭＯＳトランジスタのチャネル領域の延長線上に位置
する。また、データ記憶用ＭＯＳトランジスタの浮遊ゲ
ート電極がソース、ドレイン、ゲート領域上で二つの部
分に分けられ、浮遊ゲート電極の第１の部分と第２の部
分との間に浮遊ゲート電極が設けられない領域が生じる
ために、この浮遊ゲート電極を形成する場合のマスク合
せずれがこの領域で吸収される。
（実施例） 以下、図面を参照してこの発明の詳細な説明する。
第１図はこの発明の一実施例による不揮発性半導体記憶
装置で使用されるメモリセルの構成を示す図であり、第
１図（ａ）はパターン平面図、第１図（ｂ）は同図（ａ
）のＡ−Ａ’線に沿った断面図である。図において、１
０は例えばＰ型のシリコン半導体基板である。この基板
１０上にはＮ＋型領領域１１１２．１３．１４．１５が
形成されている。これらＮ＋型領領域形成されている領
域及び後述するチャネル領域１８．１９は一般にＳＤＧ
領域（ソース、ドレイン、ゲート領域）と呼ばれ、この
５ＤＧｆａ域以外のｆＪｉｔＲはフィールド領域と呼ば
れる。図示しないが、フィールド領域の基板１０の表面
上には極めて膜厚が厚いシリコン酸化膜が形成されてい
る。上記Ｎ＋型領領域１は前記第３図中の選択用ＭＯＳ
トランジスタＳＧのドレイン領域を構成する。
Ｎゝ型領領域１２１３．１４は選択用ＭＯ３ｔ−ランジ
スタＳＧのソース領域及び前記第３図中のデータ記憶用
ＭＯＳトランジスタＣＴのドレイン領域を構成するもの
であり、これらＮ＋型領領域１２１３．１４は一列に連
続して形成されている。Ｎゝ型領領域１５、データ記憶
用ＭＯＳトランジスタＣＴのソース領域を構成する。
上記Ｎ＋型領領域３の表面上の一部には、データの書込
み時及び消去時に電子の通り道となる１００人程席上極
く薄いシリコン酸化Ｉ！１６が形成され、このシリコン
酸化膜１６が形成されている領域以外のＮ＋型領領域１
３表面上には数１００人程席上膜厚のシリコン酸化膜１
７が形成されている。なお、上記シリコン酸化膜１６は
後述する浮遊ゲート電極で覆われるものであるが、この
実施例ではシリコン酸化［ｌ１１６を形成するときのガ
ラスマスクのパターンがＳＤＧｗ！４域において、第１
図Ｈ１）中で二点ｉ１１線で示すように浮遊ゲート電極
からはみ出すような縦長の形状に形成される。ざらに、
上記Ｎ＋型領領域１と１２の相互間の基板１０の表面領
域である前記選択用ＭＯ８）−ランジスタＳＧのチャネ
ル領域１８上及びＮ＋型領領域１４１５の相互間の基板
１０表面領域である前記データ記憶用ＭＯＳトランジス
タＣＴのチャネル領域１つ上にもそれぞれゲート絶縁膜
として作用する数１００人程席上膜厚のシリコン酸化膜
１７が形成されている。さらに、上記Ｎ＋型領領域１３
上形成されたシリコン酸化膜１Ｇ、１７上及びチャネル
領域１９上に形成されたシリコン酸化ｌｌ１１７上には
、第１ＷＪ目の多結晶シリコン層からなる浮遊ゲート電
極２０が連続して形成される。この浮遊ゲート電ｗ１２
０は中央部が欠落した平面パターン形状にされてる。す
なわち、ＳＤＧ領域において、この浮遊ゲート電極２０
は第１の部分２０Ａと第２の部分２０３とに分離された
形状にされ、第１の部分２ＯＡと第２の部分２０Ｂとは
ＳＤＧ領域以外のフィールド領域上で浮遊ゲート電極２
０自体で接続されている。さらに、選択用ＭＯＳトラン
ジスタＳＧのチャネル領域１８上に形成されているシリ
コン酸化！！１７上には、第１層目の多結晶シリコン層
からなるゲート電極２１が形成される。図中、横方向に
配列されている複数の浮遊ゲート電橋２０上には、数１
００人程席上Ｉ！！厚のシリコン酸化１１１２２を介し
、第２層目の多結晶シリコン層からなる制′６（Ｉゲー
ト電極２３が連続的に形成される。この制御ゲート電極
２３の平面パターン形状は、各メモリセルにおいてドレ
イン、ソースの配列方向に対して浮遊ゲートゲート電極
２０とほぼ等しくされる。また、上記ゲート電極２１上
には、上記シリコン酸化膜２２を介して、第２層目の多
結晶シリコン層からなるゲート電極２４が形成される。
ここで、選択用ＭＯＳトランジスタＳＧでは、図示しな
い所定の位置で下層のゲート電極２１と上層のゲート電
極２４とが電気的に接続され、下層のゲート電極２１が
実質上のゲート電極として作用するように構成される。
ところで、上記のようなメモリセルを製造する場合には
、予め第１図（ａ）中の一点鎖線で囲まれた領域に開口
部を有するマスクを用いて基板１０に対してＮ型不純物
を注入して前記Ｎ＋型領領域３を形成しておく。そして
、このＮ４型領域１３上の一部に　１００人程席上極く
薄いシリコン酸化膜１６を形成し、他の領域ではｌ　１
００人程席上シリコン酸化膜１７を形成した後、全面に
第１層目の多結晶シリコン層を堆積する。そして、次に
この第１１目の多結晶シリコン層を各セルの浮遊ゲート
電極として分離するため、第１図（ａ）中の破線部分を
選択的に除去し、さらにこの上に膜厚が数１００人程席
上シリコン酸化膜２２を形成し、次に第２層目の多結晶
シリコン層を堆積した後、所定のマスクを用いて第２層
目の多結晶シリコン層、その下層のシリコン酸化膜２２
、さらにその下層の第１層目の多結晶シリコン層を連続
的に選択エツチングすることにより、上記浮遊ゲート電
ｇ！２０と制御ゲート電極２３及び２層のゲート電極２
１と２４それぞれを自己整合的に形成する。
ところで、選択用ＭＯＳトランジスタＳＧでゲート電極
を２層ｍ造にし、両電極を接続して使用する理由は、デ
ータ記憶用ＭＯＳトランジスタＣＴと選択用ＭＯＳトラ
ンジスタＳＧにおけるゲート電極の製造工程を同一にし
て工程の簡略化を図るためである。
この後は制御ゲート電極２３及びゲート電極２４をマス
クに基板１０に対してＮ型不純物を注入して、前記Ｎ＋
型領領域１．１２．１４．１５それぞれ自己整合的に形
成する。このとき、Ｎ＋型領領域１２１４は予め形成さ
れているＮ＋型領領域１３接続される。
ところで、従来例のところでも説明したように、浮遊ゲ
ート電極２０はＮ＋型領領域１３対して自己整合的に形
成することができないので、両者間にはマスク合せずれ
が発生する。ところが、この実施例装置では、このよう
なマスク合せずれが発生してもデータ記憶用ＭＯＳトラ
ンジスタＣＴのドレイン領域すなわちＮ＋型領領域１２
１３．１４と浮遊ゲート電極２０との間には容量結合に
差は生じない。
例えば、第１図（ａ）において、Ｎ＋型領領域１３上方
に、かつ浮遊ゲート電極２０の第１の部分２ＯＡが下方
にずれて形成されたとしても、ドレイン領域と浮遊ゲー
ト電極２０の第１の部分２０Ａとの重なり合う面積は一
定になる。これとは反対にＮ＋型領領域１３下方に、浮
遊ゲート電極２０の第１の部分２０Ａが上方にずれて形
成された場合にも、ドレイン領域と第１の部分２０Ａと
の重なり合う面積は一定になる。すなわち、マスク合せ
ずれは浮遊ゲート電極２０の第１の部分２ＯＡと第２の
部分２０Ｂとの間の、浮遊ゲート電極２０が存在してい
ない部分で吸収される。このため、このマスク合せずれ
により、各メモリセル間で、データ記憶用ＭＯＳトラン
ジスタＣＴのドレイン領域と浮遊ゲート電極２０との間
の容量結合の差は生じない。従って、浮遊ゲート電極２
０からの電子の放出量は一定にされ、各メモリセルにお
ける電子の放出後の同値電圧のばらつきも発生しない。
また、データ記憶用ＭＯ８トランジスタＣＴのドレイン
領域の一部となるＮ＋型領領域１４びソース領域となる
Ｎ４″型領域１５を、浮遊ゲート電極２０及び制御ゲー
ト電極２３をマスクに形成することができるため、チャ
ネル領域１９のチャネル長のばらつきは発生しない。こ
の結果、ウェハー毎及びセル毎にメモリセルの特性を一
致させることが可能である。
さらに、第１図のメモリセルを製造する場合、予めＮ＋
型領領域１３イオン注入などの方法により形成した後、
種々の熱処理工程による注入イオンの拡散が生じても、
データ記憶用ＭＯＳトランジスタＣＴのチャネル領域１
９との間にはＮ＋型領領域１４存在しているので、拡散
イオンがチャネル領域１９にまで拡散されてチャネル長
が短くなるという恐れは発生しない。これにより、Ｎ“
型ｆ！４域１３を形成する際の伸びに注意を払う必要が
なくなる。
第２図はこの発明の他の実施例による不揮発性半導体記
憶装置で使用されるメモリセルの構成を示す図であり、
第２図＜ａ）はパターン平面図、第２図（ｂ）は同図（
ａ＞のＡ−Ａ’線に沿った断面図である。この実施例の
ものが前記第１図のセルと異なっているところは、前記
シリコン酸化膜１６がＳＤＧ領域において浮遊ゲート電
極２０の第１の部分２ＯＡからはみ出さないような形状
にされている点である。
第１図のセルを形成する場合、膜厚が極めて１いシリコ
ン酸化膜１６が浮遊ゲート電極２０からはみ出して形成
されるため、自己整合プロセスにより前記第１層目及び
第２層目の多結晶シリコン層を選択エツチングする際に
、浮遊ゲート電極２０からはみ出している部分のシリコ
ン酸化膜１６も同時にエツチングされる。すると、この
部分の基板１０が削り取られ、この部分で周辺との間に
段差が発生する可能性が大きくなる。ところが、この実
施例の場合には、膜厚が穫めて薄いシリコン酸化１１１
１６が浮遊ゲート２０の内側に形成されるため、このよ
うな段差が発生する可能性を小さくすることができる。
なお、上記実流例では、ＳＤＧ領域の左右のフィールド
領域で、浮遊ゲートが接続されているが、これはどちら
かの一方で接続するようにしてもよく、また、一部がＳ
ＤＧ領域の上で接続されていなくてもよい。さらに、Ｎ
＋型領領域１３、他のＮ中型領域１１．１２．１４．１
５とは必ずしも同一の不純物濃度である必要はない。例
えば、第１図において、選択用ＭＯＳトランジスタＳＧ
のドレイン側のＮ＋型領領域１１チャネル領域側で浅く
なるように図示されているのは、ドレインに高電圧が印
加されたとき、ドレインの空乏層の広がりを大きくし、
ドレインとゲートによる電界を緩めてブレークダウン電
圧を高めるためである。この場合にはガラスマスクを用
いてＮ＋＋不純物の導入領域を選択している。
［発明の効果］ 以上説明したようにこの発明によれば、メモリセルの高
集積化を図ることができ、かつメモリセルの電気特性の
均一化を図ることができる不揮発性半導体記憶装置を提
供することができる。
【図面の簡単な説明】
第１図（ａ）及び（ｂ）はこの発明の一実施例の構成を
示すものであり、第１図（ａ）はパターン平面図、第１
図（ｂ）は断面図、第２図（ａ）及び（ｂ）はこの発明
の他の実施例の構成を示すものであり、第２図（ａ）は
パターン平面図、第２図（ｂ）は断面図、第３図は不揮
発性半導体記憶装置のメモリセルの構成を示す等価回路
図、第４図（ａ）及び（ｂ）は上記メモリセルの従来の
構成を示すものであり、第４図（ａ）はパターン平面図
、第４図（ｂ）は断面図である。 １０・・・Ｐ型のシリコン半導体基板、１１．１２．１
３゜１４、１５・・・Ｎ＋型領領域１６・・・膜厚の薄
いシリコン酸化膜、１７・・・シリコン酸化膜、１８・
・・選択用ＭＯＳトランジスタのチャネル領域、１９・
・・データ記憶用ＭＯＳトランジスタのチャネル領域、
２０・・・浮遊ゲート電極、２ＯＡ・・・浮遊ゲート重
陽の第１の部分、２０Ｂ・・・浮遊ゲート電極の第２の
部分、２１・・・ゲート電極、２２・・・シリコン酸化
膜、２３・・・制御ゲート電極、２４・・・ゲート電極
、ＣＴ・・・データ記憶用ＭＯＳトランジスタ、ＳＧ・
・・選択用ＭＯ８ｔ−ランジスタ。

Claims (1)

    【特許請求の範囲】
  1. １ビットのメモリセルが選択用ＭＯＳトランジスタと、
    この選択用ＭＯＳトランジスタと直列接続され、浮遊ゲ
    ート電極及び制御ゲート電極が設けられたデータ記憶用
    ＭＯＳトランジスタとで構成され、上記データ記憶用Ｍ
    ＯＳトランジスタのチャネル領域上にゲート絶縁膜を介
    して上記浮遊ゲート電極の第１の部分を設け、上記デー
    タ記憶用ＭＯＳトランジスタのドレイン領域上に一部が
    上記ゲート絶縁膜よりも十分に薄くされたゲート絶縁膜
    を介して上記浮遊ゲート電極の第２の部分を上記第１の
    部分とは分離して設け、上記浮遊ゲート電極の第１の部
    分及び第２の部分を接続し、上記浮遊ゲート電極上に絶
    縁膜を介して上記浮遊ゲート電極と略形状が等しい制御
    ゲート電極を設けるようにしたことを特徴とする不揮発
    性半導体記憶装置。
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