JPS62125678A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、半導体装置及びイの製造方法に関し、特に浮
遊ゲートと制御ゲートとを有する電気的に情報の再ｌｌ
換え可能な読み出し専用半導体メモリ（Ｅ　Ｅ　ＰＲＯ
Ｍ　：　Ｅ　１ｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓａｂｌ
ｅ　Ｐｒ。

ｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｑｎｌｙ　Ｍｅｍｏｒ
ｙ　）のメモリセルを備えた半導体装置及びその製造方
法に係わる。

〔発明の技術的背景とその問題点〕

例えば、ＥＥＰＲＯＭのメモリセルは、従来より第１３
図に示す構造のものが知られている。即ち、図中の１は
ｐ型中結晶シリコン基板であり、この基板１表面にはフ
ィールド酸化膜２が選択的に設けられている。このフィ
ールド酸化膜２で分離された島状の基板１領域には、豆
いに電気的に分離されたｎ＋型のソース、ドレイン領域
３．４が設けられており、かつこれら領域３．４間のチ
ャンネル領域を含む基板１領域上にはゲート酸化膜５を
介して浮遊グー１〜６が設けられている。この浮遊ゲー
ト６上には、絶縁膜７を介して制御グー１−８が設けら
れている。そして、前記制御ゲート８を含む全面には層
間絶縁膜９が被覆されており、かつ該絶縁膜９上にはコ
ンタクトホールを通して前記ソース、ドレイン領域３．
４と接続するソース電極１０、ドレイン電極１１が夫々
設けられている（図中のＡ部）。一方、前記島状の基板
１領域に隣接して繋がった基板１領域表面には、同第１
３図に示ずように前記ドレイン領域４の延在部であるｎ
＋型拡散領域４−が設（プられている。

この拡散領域４′上には、絶縁薄膜１２を介して前記浮
遊ゲート６の延在部６′が設けられている。

こうしたｎ＋型拡散領域４′、絶縁薄膜１２及び浮遊ゲ
ート６の延在部６″により図中のＢに示すＭＯＳキャパ
シタを構成している。

上述した構成のメモリセルにおいて、ドレイン電極１１
と制御グー］へ８の間に高電圧、例えば２０Ｖ以上の電
圧を印加することにより絶縁薄膜１２を通して浮遊ゲー
ト６の延在部６−とｎ＋型拡散領域４″′の間にトンネ
ル電流が流れ、これによって浮遊グー１−６に対して電
荷の注入、排出が行われる。ＥＥＰＲＯＭＴ：は、通常
、浮遊ゲート６に電荷が蓄積されている状態を「０」、
電荷が存在しない状態を「１」としており、第１３図中
のＡ部における１−ランジスタの閾値電圧（ＶＴＨ）が
高い状態及び低い状態に夫々対応する。つまり、かかる
構成のＥＥＰＲＯＭにおいては、絶縁薄膜１２を通して
浮遊ゲート６に対して電荷の注入を行ない、その結果と
して生じるＡ部のトランジスタの閾値電圧を検出づるこ
とにより、そのメモリセルに設定された情報を読み出し
ている。

ところで、上記構成のメモリセルを製造する工程はＡ部
のトランジスタ領域について、通常のシリコンゲートＭ
Ｏ８ＦＥＴの作製工程と基本的に同一である。即ち、フ
ィールド酸化膜２により分離された島状の基板１領域の
表面に熱酸化によりゲート酸化膜５を形成させ、多結晶
シリコンよりなる浮遊ゲート６及びフィールド酸化膜２
をマスクとしてｎ型導電型を与える不純物、例えば砒素
をイオン注入等により基板１表面にドープしてｎ＋型の
ソース、ドレイン領［３，４を形成している。なお、前
記浮遊ゲート６は同様な多結晶シリコンからなる制御ゲ
ート８のパターンと同時に制御ゲート８に対して整合的
に形成される。

しかしながら、上述した構成のＥＥＰＲＯＭメモリセル
においては、Ｂ部のＭＯＳキャパシタ領域が存在するた
め、製造工程が著しく複雑となる。

即ち、Ｂ部におけるｎ＋型拡散領域４′は、Ａ部のドレ
イン領域４の延在部であるが、この領域は同じくＡ部の
浮遊ゲート６の延在部６′の下に形成する必要があるた
め、前記工程のように浮遊ゲ−トロをマスクどして形成
されるドレイン領域４と同一工程で形成づることができ
ず、浮遊ゲート６（６Ｍを形成する以前に予め形成する
必要がある。しかも、ｎ＋型拡散領域４−と浮遊ゲート
の延在部６−の間に形成される絶縁薄膜１２は、１〜ン
ネル電流を流すに適当な厚さを持っていなければならな
い。従って、前ｊボしたΔ部のトランジスタ領域のゲー
ト酸化膜５の形成前に同時に成環した酸化膜をそのまま
利用できず、この工程の後、一旦その部分を酸化膜を除
去し、新たに熱酸化を行なって絶縁薄膜１２を形成する
必要がある。

また、上記構成のメモリセルにおいて情報の読み出しを
行なう場合には、制御ゲート８及びドレイン電極１１に
対して適当な読み出し電圧を印加し、浮遊ゲート６中に
存在する電荷の有無に応じてソース、トレイン領域３．
４間を流れる電流の大きさにより書込まれた情報を判別
している。この時、浮遊グー１−６中に電荷が存在しな
い状態は、トランジスタの閾値電圧の低い状態に対応し
ており、かかる際には読み出し電圧の印加によりソース
、ドレイン領域３．４間に電流が流れる。しかしながら
、デバイスの微細化に伴って、チャンネル長が短くなっ
たＥＥＰＲＯＭのメモリセルでは読み出しに用いられる
ような比較的低い電圧（＋５Ｖ）のトレイン電圧及び制
御ゲート８を印加した場合でも、ソース領域３からドレ
イン領域４に向かって流れるエレクトロンは充分加速さ
れ、トレイン領域４近傍のチャンネル領域でインパクト
アイオニゼーションを起こし得るエネルギを持つように
なる。従って、高集積化されてチャンネル長の短くなっ
たＥＥＰＲＯＭでは、情報の読み出しを行なっている際
に、本来「１」の情報を持っているはずのメモリセルの
浮遊ゲート６にもエレクトロンがトラップされ、遂には
「Ｏ」の情報が書込まれた時と同様の状態になってしま
う結果が生じる。このような蜆象を通常、情報の誤書込
みと称し、第１３図に示す構成のメモリセルを高集積化
した場合、誤書込みの発生は電源電圧を低下しない限り
防止できない。しかしながら、電源電圧を低下させると
、メモリセルからの情報の読み出し速度が低下してしま
う。

（発明の目的） 本発明は、高集積化に伴ってヂ１アンネル長が短くなっ
ても、情報の誤書込みの防止及び情報の読み出し速度の
向上を達成したｌＥ［ＥＰＲＯＭ等の半導体装置、並び
にがかるＥＥＰＲＯＭ等の半導体装置を著しく筒中な工
程により製造し得る方法を提供しようとづるものである
。

〔発明の概要〕

本願用１の発明は、半導体基体の表面領域に設けられ、
素子領域を島状に分離するためのフィールド領域と、前
記素子領域表面に互いに分離して設けられ、夫々ソース
或いはドレイン領域となる第１．第２領域と、これら第
１．第２領域間のチャンネル領域上に絶縁膜を介して設
けられた浮遊ゲート及び制御ゲートを具備し、前記浮遊
ゲートを前記第１領域近傍に位置する前記制御ゲート側
面の前記チャンネル領域上に偏在して配置すると共に、
該浮遊グー１〜と制御ゲートの間に絶縁膜を介在させ、
かつ前記フィールド領域上に前記浮遊ゲートと導通して
接触する導電物質からなる島領域を設け、更に該島領域
に絶縁薄膜を介して接触するゲート電極を配置したこと
を特徴とする半導体装置である。

本願用２の発明は、半導体基体の表面領域にフィールド
領域を選択的に形成すると共に、該半導体基体表面にフ
ィールド領域で分離された島状の素子領域を形成する工
程と、一部が前記フィールド領域上に延在し、かつ前記
素子領域に絶縁膜を介して配置される制御ゲートを形成
する工程と、この制御ゲートの近傍に位置するフィール
ド領域上に導電物質からなる島領域を形成する工程と、
前記制御ゲート及び前記島領域の周囲に絶縁膜を形成す
る工程と、前記島領域の少なくとも一端側面を露出させ
る工程と、全面に前記制御ゲートと島領域の最短間隔の
１／２より厚い膜厚の導電性膜を被覆する工程と、この
導電性膜を異方性エツチング法及び通常のエツチング法
を使用して順次除去し、前記制御ゲートに沿った一部に
導Ｎ性物質を残存させて前記島領域の露出部を介して接
触した浮遊ゲートを形成する工程と、この浮遊ゲートの
周囲に絶縁膜を形成する工程と、前記島領域周囲に絶縁
膜を形成する前又は後に前記制御ゲート及び浮遊グー１
へをマスクとして不純物を前記半導体基体の素子領域表
面にドーピングしてソース或いはドレイン領域どなる第
１、第２領域を形成する工程とを具備したことを特徴す
る半導体装置の製造方法である。

上述した本発明によれば、既述の如く高集積化に伴って
チャンネル長が短くなっても、情報の読み出し速度の低
下を招くことなく情報の誤書込みを防止できるＥＥＰＲ
ＯＭ等の半導体装置、並びにがかるＥＥＰＲＯＭ等の半
導体装置を簡単な工程により製造できるものである。

〔発明の実施例〕

以下、本発明をｎチャンネルのＥＥＰＲＯＭのメモリセ
ルに適用した例について第１図〜第９図を参照して詳細
に説明する。なお、第１図〜第９図の（ａ）はパターン
平面図、（ｂ）は同（ａ）のＡ−Ａ線に沿う断面図、（
ｃ）は同（ａ）のＢ−Ｂ線に沿う断面図である。

まず、ｐ型シリコン基板１０１を選択酸化して該基板１
０１の表面を島状に分離するためのフィールド酸化膜１
０２を形成した後、９００〜１０００℃の酸化雰囲気中
で熱酸化して島状の基板１０１表面に厚さ２５０人程度
の酸化膜１０３を形成した（第１図図示）。つづいて、
全面にＬＰＣＶＤ法により厚さ３０００人のｎ型又はｐ
型不純物をドープした多結晶シリコン膜を堆積した後、
この多結晶シリコン膜をパターニングして多結晶シリコ
ンからなる制御ゲート１０４及びフィールド酸化膜１０
２上に位置し、該制御ゲート１９４と分離されている多
結晶シリコン島領域１０５を形成した。ひきつづき、９
００〜１０００℃の酸化雰囲気中で熱酸化し、前記制御
ゲート１０４及び多結晶シリコン島領域１０５の周囲に
厚さ５００人の酸化膜１０６を形成したく第２図図示）
。この時、制御ゲート１０４と多結晶シリコン島領域１
０５どはフィールド酸化膜１０２上の一部において、０
．８μｍの間隔を持って近接して形成されている。

次いで、フォトレジストパターン（図示せず）をマスク
として多結晶シリコン島領域１０５の左側端（図中のＸ
部）を酸化ＰＡ１０６と共にエツチング除去して同多結
晶シリコン島領域１０５の端面の一部１０７を露出させ
たく第３図図示）。

次いで、全面にＬＰＣＶＤ法によりｎ型又はｐ型不純物
をドープした多結晶シリコン膜１０８を堆積させた（第
４図図示）。この時、多結晶シリコン膜１０８の膜厚は
、前記制御ゲート１０４と多結晶シリコン島領域１０５
間の間隔の１／２以上（例えば４５００人）に設定した
。つづいて、異方性エツチング法、例えばリアクティブ
イオンエツヂレグ法（ＲＩＥ法）を用いて多結晶シリコ
ン膜１０８をその膜厚分エツヂング除去した。この工程
において、制御ゲート１０４及び多結晶シリコン島領域
１０５の周囲は実効的に高さ方向の膜厚が厚いため、そ
れらの周囲に多結晶シリコン膜１０８−が残存した（第
５図図示）。この時、制御ゲート１０４と多結晶シリコ
ン島領域１０５との間隔は、少なくともその一部が０．
８μｍ程度であり、その間隔は同箇所に堆積された多結
晶シリコン膜１０８の厚さの２倍より狭いため、残存多
結晶シリコン膜１０８−で埋めつくされる。

ひきつづき、写真蝕刻法により形成したフォト−ジス１
〜パターン（図示せず）をマスクとして残存多結晶シリ
コン膜１０８′を選択的にエツチング除去し、制御ゲー
ト１０４の長手方向に沿う一側面に酸化膜１０６を介し
て配置される浮遊ゲート１０９を形成した（第６図図示
）。この時、浮遊ゲート１０９の一端部はフィールド酸
化１１１１０２上に延在し、多結晶シリコン島領域１０
５の露出部１０７を通して該多結晶シリコン島領域１０
５に導通して接触している。

次いで、９００〜１０００℃の酸化雰囲気中で熱酸化し
、浮遊ゲート１０９の周囲に厚さ５００人の酸化１１１
１１０を形成した後、写真蝕刻法により形成したフォト
レジストパターン（図示せず）をマスクとして多結晶シ
リコン島領域１０５表面の酸化膜１１０の一部を除去し
、再度、９００〜１０００℃の酸化雰囲気中で熱酸化し
て、該除去部に厚さ１００人程度の酸化薄膜１１１を形
成した（第７図図示）。

次いで、全面にＬ　Ｐ　ＣＶ　Ｄ法により厚さ４５００
人のｎ型又はｐ型の不純物をドープした多結晶シリコン
膜を堆積し、バターニングして前記多結晶シリコン島領
域１０５の酸化薄膜１１１を少なくとも覆う書込みグー
１−１１２を形成した。

この時、書込みゲート１１２は、前記多結晶シリコン島
領域１０５上に成長された酸化薄膜１１１を完全に覆っ
ていることが望ましい。この状態でｎ型不純物、例えば
砒素を打込みエネルギー５０ｋｅｖ、打込みドーズ量ｌ
Ｘ１０１！１ｃｍ”の条件でイオン注入した（第８図図
示）。つづいて、熱処理を施してイオン注入した砒素を
活性化してｎ１型拡散層１１３．１１４を形成した。ひ
きつづき、全面にＣＶＤ法によりＳ　ｉ　０２膜１１５
を堆積し、コンタク１へホール１１６を開孔した後、Ａ
ｌｌの蒸着、パターニングを行って前記ｎ＋型型数散層
１３．１１４と夫々コンタクトホール１１６を通して接
続するＡｆｆｉｌｉ極１１７．１１８を形成し、ＥＥＰ
ＲＯＭのメモリセルを製造したく第９図図示）、。

しかして、本発明のＥＦＰＲＯＭのメモリセルは第９図
に示す如くフィールド酸化膜１０２で分離されたｐ型シ
リコン基板１０１の島状領域表面にソース又はドレイン
領域となるｎ＋型拡散ｆＷｉｉｉ１１３．１１４が互い
に分離して設けられ、これらｎ＋＋拡散領域１１３．１
１４の間の基板１０１領域（チャンネル領域）上に酸化
膜１０３を介して制御ゲート１０４及び浮遊ゲート１０
９を設けると共に、これら制御ゲート１０４及び浮遊ゲ
ート１０９の間に酸化膜１０６を介在して互いに絶縁し
た構造になっている。また、浮遊ゲート１０９の一端側
は、フィールド酸化膜１０２上に延出し、その一部が多
結晶シリコン島領域１０５の露出部１０７を通して該多
結晶シリコン島領域１０５と導通して接触し、かつ該多
結晶シリコン島領域１０５上にその表面に形成した酸化
薄膜１１１を介して接触する書込みグー１〜１１２が配
置されている。

このような構成のメモリセルにおいて、制御ゲート１０
４と書込みグーｈ　１１２どの間に高？ＩＪＩ。

例えば２０Ｖ程度の電圧を印加でることにより、酸化Ｗ
Ｉｍｉｉｉを通して貞込みゲート１１２と多結晶シリコ
ン島領域１０５との間にトンネル電流が流れ、これによ
り該トンネル電流が該多結晶シリコン島領域１０５の露
出部１０７を介して導通する浮遊ゲート１０９に流れる
。その結果、浮遊ゲート１０９に対して電荷の注入、排
出が行われる。この際、基板１０１、ｎ＋＋拡散領域１
１３．１１４は制御ゲート１０４と同電位であることが
望ましい。

情報の読み出しを行う場合には、一方のｎ＋＋拡散領域
１１３をソース領域、他方のｎ型領滅１１４をドレイン
領域として使用する。即ち、電極１１７をソース電極、
電極１１８をトレイン電極とし、ソース、ドレイン間に
適当な電位差（例えば５Ｖ）を印加した上で制御ゲート
１０４に適当な電圧（例えば＋５Ｖ’）を印加して「１
」の情報の書込まれたセルとｒＯＪの情報が書込まれた
セルの特性の差、例えば閾値電圧Ｖ　を調べることによ
り情報が読み出される。この場合についても、ソース、
ドレイン間の電界は集中的にトレイン領域つまりｎ＋＋
拡散領域１１４近傍で強くなるため、この部分でホット
キャリアの発生が起こる場合がある。しかしながら、か
かる場合にはホットキャリアの発生する部分の近傍に浮
遊ゲートが存在しないため、発生したキャリアは浮遊ゲ
ートに注入されず、その結果、情報の誤書込みを防止す
ることができる。

また、上述した構成のメモリセルにおいては、次のよう
にして浮遊ゲート中に電荷を注入することもできる。ま
ず、一方のｎ＋＋拡散領域１１３をドレイン領域、他方
のｎ＋＋拡散領域１１４をソース領域として使用する。

即ち、電極１１７をドレイン電極、電極１１８をソース
Ｎ極とし、ドレイン電極１１７及び制御ゲート１０４の
両方に高電圧を印加する。この時、チャンネル領域にお
ける電位はソース、つまりｎ＋型拡散領域１１４の電位
と等しいか、もしくは極めて近い値の電位となるため、
ソース、トレイン間の電荷は集中的にドレイン領域、つ
まりｎ＋型拡散ｍ域１１３近傍のチャンネル領域で強く
なり、この部分でインパクトアイオニゼーションによる
ホットキャリア（エレクトロン・ホール対）の発生及び
浮遊ゲート１０９へのエレクトロンの注入が起こる。

上述したように本発明の１ｆ４造のメモリセルにおいて
は、情報読み出し時に誤書込みの起こる恐れがないため
、チャンネル艮を充分に短くすることができると共に、
情報の読み出し時に印加する電源電圧を高くしておくこ
とが可能であり、その結果メモリセルからの情報の読み
出し速度を早くすることができる。

また、上記構成のメモリヒルで（Ｊ、浮遊ゲート１０９
に対する電荷の注入、排出を行なう場合のトンネル電流
の通り通となる酸化１１１１ｕ１１１がフィールド酸化
膜１０２の領域に位置し、トレイン領域つまり基板１０
１上に形成されていないので、ドレイン領域の延在部を
形成づるために必要であったｎ＋型拡散領域の形成Ｔ稈
が不要となる。従って、本発明方法によれば従来法に比
べて極めて簡単な工程により上述した効果を有するＥＥ
ＰＲＯＭのメモリセルを製造できる。

なお、上記実施例では制御ゲート、島領域及び浮遊ゲー
トをｎ型又はｐ型不純物をドープした多結晶シリコンか
ら形成したが、これに限定されない。例えばモリブテン
、タングステン、チタン、タンタル等の高融点金属の硅
化物から形成してもよい。

上記実施例では、第８図の工程において書込みゲート１
１２を形成した後、イオン注入を行なっているが、この
イオン注入工程は第６図の工程以降、第８図の工程に至
る間のいかなる時期に行なってもよい。このような方法
を採用することにより、浮遊ゲート１０９の周囲に酸化
膜１１０を形成する工程、及び多結晶シリコン島領域１
０５表面に酸化薄膜１１１を形成する工程で行われる熱
酸化処理と、イオン注入された不純物を活性化するため
の熱処理とを兼用することが可能となる。

上記実施例においては、制御グーＩ〜１０４と多結晶シ
リコン島領域１０５とを同一導電物質、同一工程により
形成したが、これに限定されず、これら制御ゲートと島
領域とを別の導電物質により形成することも可能である
。但し、実施例の方法を採用すると、それら制御ゲート
と島領域との間隔を精度よく保障することができる利点
を有する。

また、本発明の半導体装置は上記実施例に示す構造のも
のに限定されない。例えば、以下に説明する第１０図、
第１１図又は第１２図（ａ）、（ｂ）に示す構造にして
もよい。第１２図において、（ａ）は平面図、（ｂ）は
（ａ）のＡ−Ａ線に沿う断面図である。

即ち、第１０図のメモリセルは情報読み出し時にドレイ
ンとなる拡散領域１１４を高濃度の領域１１４！と低濃
度の領域１１４２との２つのの領域で形成し、このうち
低濃度の領域１１４２がチャンネル領域と接するように
構成されている。かかる構成のメモリセルにおいて、情
報の読み出しを行なう場合には電極１１７をソース電極
、電極１１８をドレイン電極とし、ソース、ドレイン間
に適当な電位差を印加した上で制御ゲート１０４に電圧
を印加する。この時、ドレイン領域となる拡散領域１１
４のうち、チャンネル領域と接している部分が不純物濃
度の低い領域１１４２で構成されているので、ソース、
ドレイン間に印加される電圧の一部をこの部分で受は持
つことができる。

従って、第１０図に示すメモリセルでは、情報の読み出
し時におけるトレイン領域近傍でのホットキャリアの発
生をより効果的に抑制することができ、誤書込みを有効
に防止できる。

第１１図のメモリセルは、前述した第９図図示のｎ＋型
拡散領域１１３に隣接するように基板１０１と同導電型
でこれよりも不純物濃度の高いｐ生型拡散領域１１９を
設けたものであり、特にチャンネル領域にホットキャリ
アを発生させて浮遊ゲートに電荷を注入しようとする方
式を採用した場合に適する構造で浮遊ゲート１０９に注
入される電荷の注入効率を高めるようにしたものである
。即ち、かかる構成にＭ−ることによって、ｎ＋型拡散
領域１１３をドレイン領域、ｎ＋型拡散領域１１４をソ
ース領域として用いて情報「０」を書込む場合、新たに
設けたｐ＋型拡散領域１１９の部分に電界が集中し易く
なり、この部分でインバク１〜アイオニゼーシ〕ンが起
き易くなって書込み効率が高められる。一方、ｎ＋型拡
散領域１１３をソース領域、ｎ＋型拡散領域１１４をド
レイン領域どして用いる情報の読み出し時には、上記ｐ
＋型拡散領域は１１９はソース領域となるｎ＋型拡散領
域１１３に隣接しているので、その存在は読み出し特性
にはと／υど影響せず、しかも誤書込みを起こす恐れも
ない。

第１２図のメモリセルは、ｎ＋型拡散領域１１４上の酸
化膜１０３の一部を除去してダイレクトコンタクト部１
２０を開孔し、書込みゲート１１２の一部を該コンタク
１〜部１２０まで延出して、同コンタクト部１２０を通
して前記ｎ＋型拡散領域１１４と接続し、自込みゲート
１１２とｎ１型拡散領域１１４とが同電位となるような
構造にしたものである。かかる第１２図図示のメモリセ
ルでは、浮遊グー）−１０９に対する電荷の注入、排出
が制御ゲート１０４とｎ＋型拡散領域１１４の間に印加
される高電圧によって行われる。

勿論、書込みグー１〜１１２とｎ＋型拡散領域１１４と
を同電位とする手段は上述したように書込みゲート１１
２とｎ＋型拡散領域１１４とを直接接触させる方法に限
らず、外部配線を用いてもよい。また、第１２図図示の
構造ではＡρ電極１１８をｎ＋型拡散領域１１４に接触
させ、これによって電位を設定しているが、逆に書込み
グーＩ〜１１２によりｎ＋型拡散領域１１４の電位を設
定するようにしてもよい。なお、書込みゲート１１２は
ｎ＋型拡散領域１１４の代わりにｎ＋型拡散領域１１３
と接続させて、書込みゲート１１２の電位がｎ＋型拡散
領域１１３と同電位となるような構造にしてもよい。

更に、上記各実施例ではメモリセルとしてｎチャンネル
の場合について説明したが、これに限定されず、ｎチャ
ンネルのものでも同様な効果を得ることができる。

〔発明の効果〕

以上詳述した如く、本発明によれば高集積化に伴ってチ
ャンネル長が短くなっても、情報の誤書込みの防止及び
情報の読み出し速度の向上を達成したＥＥＰＲＯＭ等の
半導体装置、並びにかがるＥＥＰＲＯＭ等の半導体装置
を著しく簡単な工程により製造し得る方法を提供できる
。

【図面の簡単な説明】

第１図〜第９図は本発明の実施例におけるＥＥＰＲＯＭ
のメモリセルの製造■稈を示す説明図、第１０図及び第
１１図は夫々本発明の他の実施例を示ずＥＥＰＲＯＭの
メモリセルの断面図、第１２図は本発明の更に伯の実施
例を示すＥＥＰＲＯＭのメモリセルの説明図、第１３図
は従来のＥＥＰＲＯＭのメモリセルを示す断面図である
。 １０１・・・ｐ型シリコン基板、１０２・・・フィール
ド酸化膜、１０３・・・酸化膜、１０４・・・制御ゲー
ト１０５・・・多結晶シリコン島領域、１０７・・・露
出部、１０９・・・浮遊ゲート、１１１・・・酸化薄膜
、１１２・・・書込みゲート、１１３．１１４・・・ｎ
”型拡散領域、１１５・Ｓ　ｉ０２　ｌＩ、　１１７．
１１８・Ａｆｌ電極、１１９・・・ｐ＋型拡散領域、１
２０・・・ダイレクトコンタクト部。

Claims (4)

【特許請求の範囲】
1. （１）、半導体基体の表面領域に設けられ、素子領域を
   島状に分離するためのフィールド領域と、前記素子領域
   表面に互いに分離して設けられ、夫々ソース或いはドレ
   イン領域となる第１、第２領域と、これら第１、第２領
   域間のチャンネル領域上に絶縁膜を介して設けられた浮
   遊ゲート及び制御ゲートを具備し、前記浮遊ゲートを前
   記第１領域近傍に位置する前記制御ゲート側面の前記チ
   ャンネル領域上に偏在して配置すると共に、該浮遊ゲー
   トと制御ゲートの間に絶縁膜を介在させ、かつ前記フィ
   ールド領域上に前記浮遊ゲートと導通して接触する導電
   物質からなる島領域を設け、更に該島領域に絶縁薄膜を
   介して接触するゲート電極を配置したことを特徴とする
   半導体装置。
2. （２）、ゲート電極が第１領域又は第２領域と同電位と
   なるように接続されていることを特徴とする特許請求の
   範囲第１項記載の半導体装置。
3. （３）、半導体基体の表面領域にフィールド領域を選択
   的に形成すると共に、該半導体基体表面にフィールド領
   域で分離された島状の素子領域を形成する工程と、一部
   が前記フィールド領域上に延在し、かつ前記素子領域に
   絶縁膜を介して配置される制御ゲートを形成する工程と
   、この制御ゲートの近傍に位置するフィールド領域上に
   導電物質からなる島領域を形成する工程と、前記制御ゲ
   ート及び前記島領域の周囲に絶縁膜を形成する工程と、
   前記島領域の少なくとも一端側面を露出させる工程と、
   全面に前記制御ゲートと島領域の最短間隔の１／２より
   厚い膜厚の導電性膜を被覆する工程と、この導電性膜を
   異方性エッチング法及び通常のエッチング法を使用して
   順次除去し、前記制御ゲートに沿った一部に導電性物質
   を残存させて前記島領域の露出部を介して接触した浮遊
   ゲートを形成する工程と、この浮遊ゲートの周囲に絶縁
   膜を形成する工程と、前記島領域表面の一部の絶縁膜を
   除去した後、再度、該除去部に絶縁薄膜を形成する工程
   と、絶縁薄膜上を少なくとも横切るゲート電極を形成す
   る工程と、前記浮遊ゲート周囲に絶縁膜を形成する前又
   は後に前記制御ゲート及び浮遊ゲートをマスクとして不
   純物を前記半導体基体の素子領域表面にドーピングして
   ソース或いはドレイン領域となる第１、第２領域を形成
   する工程とを具備したことを特徴する半導体装置の製造
   方法。
4. （４）、制御ゲートと島領域とを同一の導電物質膜を出
   発材料とし、この導電物質膜をパターニングする同一工
   程により形成することを特徴とする特許請求の範囲第３
   項記載の半導体装置の製造方法。