JPS61194876A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、半導記憶体装置に関し、特に浮遊ゲートと制
御ゲートとを備え情報の再置換え可能な読み出し専用半
導体メモリ （Ｅ　　ＰＲＯＭ　　二　Ｅｒａｓａｂｌｅ　　Ｐｒｏ
　ｇｒａｍｍａｂｌｅ　　ＲｅａｄＱｎｌｙ　Ｍｅｍｏ
ｒｙ　）のメモリセルとして用いられる半導体記憶装置
に係わる。

〔発明の技術的背景〕

Ｅ　Ｐ　ＲＯ’Ｍに使用されるメモリセルとしては、従
来、第４図の断面図に示すような構成のものが知られて
いる。図中の１はｐ型のシリコン単結晶基板、２はフィ
ールド絶縁膜、３．４は前記基板１の表面領域に互いに
分離して設けられるｎ＋型のソース、ドレインｖＡ域、
５はゲート絶ｅｔｌｌ！、６は前記ゲート絶縁膜５上に
設けられるフローティングゲート、７はこのフローティ
ンググー１−６上に設けられる絶縁膜、８はこの絶縁Ｉ
ＩＩ　７上にさらに設けられるコントロールゲート、９
はソース１圃、１０はドレイン電極、１１は絶縁膜であ
る。

このような構成のメモリセルにおいて、ドレイン電極１
０及びコントロールゲート８に共に高電圧たとえば＋２
０Ｖ以上を印加することによりソース領域３からドレイ
ン領域４に向かって流れるエレクトロンにより、ドレイ
ン領域４の近傍でインバクトアイオニゼーション（アバ
ランシェ）現客を起こさせる。この時に発生するエレク
トロン。

ホール対のうちの一部のエレクトロンがゲート絶縁膜５
を通してフローティングゲート６に注入されてトラップ
される。この操作を情報の書込みと称し、情報が書込ま
れた状態ではフローティングゲート６にエレクトロンが
トラップされているため、閾値電圧ＶＴＨは高い状態に
なり、読み出し電圧をコン；・ロールゲート３に印加し
てもこのメモリセルはオンしない。また、情報が書込ま
れていない状態、即ち７０−ティングゲート６にエレク
トロンがトラップされていない状態では閾値電圧ＶＴＨ
は低いままであり、この時には容易にオンする。こうし
たメモリセルでは、情報の書込まれた状態と１込まれて
いない状態とを区別することができる。また、一度書込
まれた情報は、紫外線を照射することによって消去する
ことができ、情報消去後は情報の再書込みが可能である
。

〔背景技術の問題点〕

ところで、現在の半導体装置の分野では素子の微細加工
技術には目覚ましいものがあり、特にスイッチングスピ
ードの改善の観点から、チャンネル長の縮小化が推し進
められている。このような傾向は、ＥＰＲＯＭの分野で
も例外ではなく、各メモリセルのチャンネル長は益々縮
小化される反面、特性の点で問題が発生している。即ち
、チャンネル長が減少するにつれ、ソース、ドレイン間
に印加される電圧（１位差）によりチャンネル領域内に
生じる電界が強くなる。このため、εＰＲＯＭの読み出
しに用いられるような比較的低い電圧（＋５Ｖ程度）の
トレイン電圧及びゲート電圧を印加した場合でも、ソー
ス領域からドレイン領域に向って流れるエレクトロンは
充分加速され、ドレイン領域近傍のチャンネル領域で前
述したようなインパクトアイオニゼーションを起こし得
るエネルギーを持つようになる。従って、高集積化され
てチャンネル長の短くなったＥＰＲＯＭでは、情報の読
み出しを行なっている際に、本来、情報が書込まれてい
ないメモリセルのフローティングゲートにもエレクトロ
ンがトラップされて、遂には情報が書込まれた時と同様
の状態になってしまう結果が発生する。このような現象
を通常、情報の誤書込みと称し、第４図に示す構成のメ
モリセルを高集積化した場合、誤書込みの発生は電源電
圧を低下しない限り防止できない。しかしながら、電源
電圧を低下させると、メモリセルからの情報読み出しス
ピードが低下してしまう。

（発明の目的〕 本発明は、スイッチング速度が速く、かつ情報の誤書込
みが生じ難く、更に情報書込み時に印加すべき富込み電
圧の値の低減化を図ることができる半導体記憶装置を提
供しようとするものである。

〔発明の概要〕

本発明は、半導体基体の表面領域に互いに分離して設け
られ、夫々ソース或いはドレイン領域となる第１．第２
領域と、これら第１．第２領域間のチャンネル領域上に
絶縁膜を介して設けられた浮遊ゲートと制御グーｉ〜と
を具備し、前記浮遊ゲートを前記第２領域近傍の前記チ
ャンネル領域上に偏在して配置し、かつ前記制御ゲート
を前記浮遊ゲート上に絶縁膜を介して８に層させると共
に、眞記第１領域近傍のチャンネル領域上に延在させた
ことを特徴とするものである。かかる本発明によれば、
既述の如くスイッチング速度が速く、かつ情報の誤１込
みが生じ難く、更に情報書込み時に印加すべき書込み電
圧の値の低減化を図ることができる半導体記憶装置を得
ることができる。

〔発明の実施例〕

以下、本発明をＥＰＲＯＭのメモリセルに適用した例に
ついて第１図（ａ）〜（Ｃｌ）を参照して詳細に説明す
る。

まず、ｐ型シリコン基板２１を選択酸化して該基板２１
の表面を島状に分離するためのフィールド酸化ＩＩ　２
２を形成した（第１図（ａ）図示）。

つづいて、９００〜１０００℃の酸化雰囲気中で熱酸化
して島状の基板２１表面に厚さ２５０人程庇状酸化膜２
３を形成した（同図（ｂ）図示）。

ひきつづき、全面にＬＰＣＶＤ法により厚さ３０００人
のｎ型又はｎ型不純物をドープした多結晶シリコン膜を
堆積し、これをパターニングしてフローティングゲート
となる多結晶シリコンパターン２４を形成したく同図（
Ｃ）図示）。

次いで、９００〜１０００℃の酸化雰囲気中で熱酸化し
多結晶シリコンパターン２４の周囲に厚さ５００人の酸
化８！２５を成長させた後、再び全面にＬＰＣＶＤ法に
より厚さ３５００人のｎ型又はｎ型不純物をドープした
多結晶シリコンｌ１ｌＩ２６を堆積させたく同図（ｄ）
図示）。つづいて、多結晶シリコンｉ！２６上にに写真
蝕刻法によりレジストパターン２７を形成した後、レジ
ストパターン２７をマスクとして例えばリアクティブイ
オンエツチング法（ＲＩＥ法）により多結晶シリコンｌ
！２６、酸化膜２５及び多結晶シリコンパターン２４を
自己整合的にエツチングして基板２１表面側からフロー
ティングゲート２８、酸化膜パターン２９及びコントロ
ールゲート３０を夫々形成した（同図（ｅ）図示）。

次いで、レジストパターン２７を除去した後、フィール
ド酸化膜２２．フローティングゲート２８及びコントロ
ールゲート３０をマスクとしてｎ型不純物例えば砒素を
打込みエネルギー５Ｑｋｅｖ、打込みドーズ１Ｘ１０１
６α櫂の条件でイオン注入したく同図（ｆ’）図示）。

つづいて、熱処理を流してイオン注入した砒素を活性化
してｎ＋型不純物拡散層３１，３２を形成した。ひきつ
づき、全面にＣＶＤ法により５ｉ０２１！３３を堆積し
、コンタクトホール３４．３４を開孔した後、へβ躾の
蒸着、パターニングを行ってＡｊ２１！ｌ極３５．３極
管５成し、ＥＰＲＯＭのメモリセルを製造した（同図（
Ｇｌ）図示）。

しかして、本発明のＥＰＲＯＭのメモリセルは第１図（
０）に示す如くフィールド酸化１１１１２２で分離され
たｐ型シリコン基板２１の島状領域表面にソース又はド
レイン領域となるｎ＋型拡散領域３１．３２が互いに分
離して設けられ、これらｎ＋型拡散領域３１．３２の間
の基板２１領域（チャンネル領域）上にゲート酸化膜２
３を介して７０−ティングゲート２８及びコントロール
ゲート３０を設け、更に該フローティングゲート２８を
一方の拡散領域３１近傍のチャンネル領域上に配置し、
かつ該コントロールゲート３０を酸化膜パターン２９を
介して前記フローティングゲート２８上に積層すると共
に、その一端側を他方の拡散領域３２近傍のチャンネル
領域上に延在した構造になっている。

このような構成のメモリセルにおいて、情報の書込みを
行う場合には一方のｎ＋型拡散領域３１をドレイン領域
、他方のｎ型拡散領域３２をソース領域として使用する
。即ち、電極３５をトレイン電極、電極３６をソース電
極とし、ドレイン電極３５及びコントロールゲート３０
の両方に高電圧を印加すると、チャンネル領域における
電位はソース領域つまりｎ“型拡散領域３２の電位と等
しいか、もしくは極めて近い値の電位となるため、ソー
ス、ドレイン間の電界は集中的にドレイン領域つまりｎ
＋型拡散領域３１近傍のチャンネル領域で強くなり、こ
の部分でインバク１−アイオニゼーションによるホット
キャリア（エレクトロン。

ホール対）の発生及びフローティングゲート２８へのエ
レクトロンの注入が起こる。その結果、情報の店込みが
行なわれる。

一方、情報の読み出しを行う場合には、情報書込み時と
は逆に一方のｎ＋型拡散領域３１をソース領域、他方の
ｎ１型拡散領域３２をドレイン領域として使用する。即
ち、電極３５をソース電極、電極３６をドレイン電極と
し、ソース、ドレイン間に適当な電位差（たとえば５Ｖ
）を印加した上でコントロールゲート３０に適当な電圧
（例えば＋５Ｖ）を印加して情報の書込まれたセルと他
のセルの特性の変化、例えば同値電圧ＶＴＲを調べるこ
とにより情報が読み出される。この場合についても、ン
ース、ドレイン間の電界は集中的にドレイン領域つまり
ｎ＋型拡散領域３２近傍で強くなるため、この部分でホ
ットキャリアの発生が起こる場合がある。しかしながら
、かかる場合にはホットキャリアの発生する部分の近傍
にフローティングゲートが存在しないため、発生したキ
ャリアは７０−ティングゲートに注入されず、その結果
清報の誤１込みを防止することができる。

上述したように本発明の構造のメモリセルにおいては、
情報読み出し時に誤書込みの起こる恐れがないため、チ
ャンネル長を充分に短くすることができる。その結果、
情ＩＩｆｉ書込み時の書込み効率が高められるので、情
報書込み時に印加すべきドレイン電圧、コントロールゲ
ート電圧等の書込み電圧の値を従来よりも低減化するこ
とが可能となる。例えば、情報書込み時に印加する電圧
と、情報読み出し時に使用する電圧を共に５Ｖ程度とす
ることができる。

なお、上記実施例では第１図（ｅ）の工程において、多
結晶シリコン躾２６、酸化ｇ！２５及び多結晶シリコン
パターン２４を自己整合的にエツチングする際、多結晶
シリコンＩｔ！　２６のエツチングに伴って露出したゲ
ート酸化膜２３が酸化膜２５のエツチング時に同時にエ
ツチング除去され、その後の多結晶シリコンパターン２
４のエツチング時に露出したシリコン基板２１がエツチ
ングされるという事態が考えられる。しかしながら、ゲ
ート酸化膜２３は申結晶シリコン基板２１を酸化するこ
とにより形成されたもので、酸化膜２５は多結晶シリコ
ンパターン２４を酸化することにより形成されたもので
、かつｎ型又はｐ型の不純物を多量に含んでいるため、
両者のエツチングレートは異なっており、エツチング条
件を選ぶことによりゲート酸化膜２３をエツチングする
ことなく多結晶シリコンパターン２４上の酸化ｌ！２５
のみを除去することができる。

また、本発明の半導体記憶装置は上記実施例に示す構造
のものに限定されない。例えば、以下に説明する第２図
又は第３図に示す構造にしてもよい。

即ち、第２図のメモリセルは情報読み出し時にドレイン
となる拡散領域３２を高濃度の領域３２１と低濃度の領
域３２２との２つのの領域で形成し、このうち低濃度の
領域３２２がチャンネル領域と接するように構成されて
いる。かかる構成のメモリセルにおいて、情報の書込み
を行なう場合には、既述した第１図（０）図示の実施例
と同様に電極３５をドレイン電極、電極３６をソース電
極として用いて書込みを行なう。また、情報の読み出し
を行なう場合には電極３５をソース電極、電＃Ａ３６を
ドレイン電極とし、ソース、ドレイン間に適当な電位差
を印加した上でコントロールゲート３０に電圧を印加す
る。この時、ドレイン領域となる拡散領域３２のうち、
チャンネル領域と接している部分が不純物濃度の低い領
域３２２で構成されているので、ソース、ドレイン間に
印加される電圧の一部をこの部分で受は持つことができ
る。従って、第２図に示すメモリセルでは、情報の読み
出し時におけるドレイン領域近傍でのホットキャリアの
発生をより効果的に抑制することができ、誤書込みを有
効に防止できる。

第３図のメモリセルは、前述した第１図（Ｑ）図示のｎ
＋型拡散領域３１に隣接するように基板２１と同導電型
でこれよりも不純物１度の高いｐ＋型拡散領域３７を設
け、情報書込み時における害込み効率を高めるようにし
たものである。即ち、かかる構成にすることによって、
ｎ＋型拡散領１ａ３１をドレイン領域、ｎ＋型拡散領［
３２をソース領域として用いて情報を履込む場合、新た
に設けたｐ４″型拡散領域３７の部分に電界が集中し易
くなりこの部分でインパクトアイオニゼーションが起き
易くなって書込み効率が高められる。

一方、ｎ＋型拡散領域３１をソース領域、ｎ＋型拡散領
１ａ３２をドレイン領域として用いる情報の読み出し時
には、上記ｐ＋型拡散領域は３７はソース領域となるｎ
＋型拡散領域３１に隣接しているので、その存在は読み
出し特性にほとんど影響せず、しかも誤書込みを起こす
恐れもない。

更に、上記各実施例ではメモリセルとしてｎチャンネル
の場合について説明したが、これに限定されず、ｐチャ
ンネルのものでも同様の効果を得ることができる。

〔発明の効果〕

以上詳述した如く、本発明によればスイッチング速度が
速く、かつ情報の誤書込みが生じ難く、しかも情報書込
み時に印加すべき書込み電圧の値の低減化を図ることが
できる等顕著な効果を有する半導体記憶装置を提供でき
る。

【図面の簡単な説明】

第１図（ａ）〜（Ｑ）は本発明の実施例におけるＥＰＲ
ＯＭのメモリセルを得るための製造工程を示す断面図、
第２図及び第３図は夫々本発明の他の実施例を示すＥＰ
ＲＯＭのメモリセルの断面図、第４図は従来のＥＰＲＯ
Ｍのメモリセルを示す断面図である。 ２１・・・ｐ型シリコン基板、２３・・・ゲート酸化膜
、２８・・・フローティングゲート、２９酸化躾パター
ン、３０・・・コントロールゲート、 ３１．３２・・・ｎ＋型拡散領域、３２！・・・高濃度
の領域、３２２・・・低濃度の領域、３５．３６・・・
Ａ℃電極、３７・・・ｐ＋型拡散領域。 出願人代理人　弁理士　　鈴江武彦 第　１図 第　２図 第３図 第４国

Claims (2)

【特許請求の範囲】
1. （１）半導体基体の表面領域に互いに分離して設けられ
   、夫々ソース或いはドレイン領域となる第１、第２領域
   と、これら第１、第２領域間のチャンネル領域上に絶縁
   膜を介して設けられた浮遊ゲートと制御ゲートとを具備
   し、前記浮遊ゲートを前記第２領域近傍の前記チャンネ
   ル領域上に偏在して配置し、かつ前記制御ゲートを前記
   浮遊ゲート上に絶縁膜を介して積層させると共に、前記
   第１領域近傍のチャンネル領域上に延在させたことを特
   徴とする半導体記憶装置。
2. （２）第１、第２領域のうち、情報書込み時には第１領
   域をソース領域、第２領域をドレイン領域として用い、
   かつ情報読み出し時には第１領域をドレイン領域、第２
   領域をソース領域として用いるようにしたことを特徴と
   する特許請求の範囲第１項記載の半導記憶体装置。