JPS6336576A

JPS6336576A - 半導体装置及びその製造方法

Info

Publication number: JPS6336576A
Application number: JP61179124A
Authority: JP
Inventors: Yoshihisa Mizutani; 水谷　嘉久
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1986-07-30
Filing date: 1986-07-30
Publication date: 1988-02-17

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、半導体装置及びその製造方法に関するもの
で、特に浮遊ゲートと制御ゲートとを有し、電気的に情
報の再書換えが可能な読み出し′専用半導体メモリ（Ｅ
ＥＰＲＯＭ　：　Ｅｌｅｃｔｒｉｃａｌｌ’ｙ　Ｅ　ｒ
ａｓａｂｌｅ　Ｐ　ｒｏａｒａｍｍａｂｌｅ　Ｒｅａｄ
　Ｏｎｌｙ　Ｍｅｍｏｒｙ）のメモリセルに係わる。

（従来の技術）一般に、ＥＥＰＲＯＭのメモリセルとしては、第１２図
に示すような構造が知られている。即ち、図中の１はｐ
型車結晶シリコン基板であり、この基板１の表面にはフ
ィールド酸化ｌｌ１２が選択的に設けられている。この
フィールド酸化１９１２で分離された基板１の素子領域
には、互いに電気的に分離されたｎ中型のソース、ドレ
イン領域３．４が設けられており、これら領域３．４間
のチャンネル領域上にはゲート酸化膜５を介して浮遊ゲ
ート６が設けられる。この浮遊ゲート６上には、絶縁膜
７を介して制御ゲート８が設けられる。そして、前記制
御ゲート８を含む基板１の全面には居間絶縁膜９が被覆
形成されており、かつこの絶縁膜９上にはコンタクトホ
ールを通して前記ソース、ドレイン領域３，４に接続さ
れるソース′Ｒ極１０、ドレイン電極１１が夫々設けら
れる（図中のＡ部）。

一方、前記基板１の素子領域に隣接する素子領域には、
同第１２図に示すように前記ドレイン領域４の延在部で
あるｎ十型拡散領域４′が設けられている。この拡散領
域４′上には、絶縁膜ＩＩ！１１２を介して前記浮遊ゲ
ート６の延在部６′が設けられる。こうしたｎ十型拡散
領域４′、絶縁薄膜１２及び浮遊ゲート６の延在部６′
により図中のＢに示すＭＯＳキャパシタを構成している
。

上述した構成のメモリセルにおいて、ドレインＮ極１１
と制御ゲート８の間に高電圧、例えば２０Ｖ以上の電圧
を印加すると絶縁膜ｐｌＩ１１２を通して浮遊ゲート６
の延在部６′とｎ十型拡散領域４′の間にトンネル電流
が流れ、これによって浮遊ゲート６に対して電荷の注入
、排出が行われる。

ＥＥＰＲＯＭでは、通常、浮遊ゲート６に電荷が蓄積さ
れている状態を「０」、電荷が存在しない状態を「１」
としてのり、第１２図中のＡ部における１〜ランジスタ
の閾Ｉｍ圧（ＶＴＨ）が高い状態及び低い状態に夫々対
応する。つまり、かかる構成のＥＥＰＲＯＭにおいては
、絶縁８１膜１２を通して浮遊ゲート６に対して電荷の
注入を行ない、その結果として生じるＡ部のトランジス
タの閾値電圧の変化を検出することにより、そのメモリ
セルに記憶された情報を読み出している。

ところで、上記構成のメモリセルを製造する工程は、Ａ
部のトランジスタ領域では、通常のシリコンゲートＭＯ
８ＦＥＴの製造工程と基本的に同一である。即ち、フィ
ールド酸化Ｉｌｌ　２により分離された素子領域の表面
に熱瀕化によりゲート酸化膜５を、多結晶シリコンより
なる浮遊ゲート６及びフィールド酸化１１１２をマスク
としてｎ型導電型を与える不純物、例えば砒素をイオン
注入等により基板１の表面にドープしてｎ中型のソース
、ドレイン領域３．４を形成する。なお、前記浮遊ゲー
ト６は同様な多結晶シリコンからなる制御ゲート８のパ
ターンと同時に制御ゲート８に対して整合的に形成され
る。

しかしながら、上述した構成のＥＥＰＲＯＭのメモリセ
ルにおいては、８部のＭＯＳキャパシタｆＲ域が存在す
るため、製造工程が著しく？！Ｉ雑となる。即ち、Ｂ部
におけるｎ中型拡散領域４′は、Ａ部のドレイン領域４
の延在部であるが、この領域は同じくＡ部の浮遊ゲート
６の延在部６′の下に形成する必要があるため、前記工
程のように浮遊ゲート６をマスクとして形成されるドレ
イン領域４と同一工程で形成することができず、浮遊ゲ
ート６　（６’　）を形成する以前に予め形成しておく
必要がある。しかも、ｎ中型拡散領域４′と浮遊ゲート
の延在部６′の間に形成される絶縁薄膜１２は、トンネ
ル電流を流すのに適当な厚さを持っていなければならな
い。従って、前述したＡ部のトランジスタ領域のゲート
酸化膜５の形成前に同時に成長形成した酸化膜をそのま
ま利用できず、この工程の後、一旦その部分の酸化膜を
除去し、新たに熱酸化を行なって絶縁薄膜１２を形成す
る必要がある。

また、上記構成のメモリセルにおいて情報の読み出しを
行なう場合には、制御ゲート８及びドレイン電極１１に
対して適当な読み出し電圧を印加し、浮遊ゲート６中に
存在する電荷の有無に応じてソース、ドレイン領域３．
４間を流れる電流の大きさにより書込まれた情報を判別
している。この時、浮遊ゲート６中に電荷が存在しない
状態は、トランジスタの閾値電圧の低い状態に対応して
おり、かかる際には読み出し電圧の印加によりソース、
ドレイン領域３，４間に電流が流れる。しかしながら、
デバイスの微細化に伴って、チャンネル長が短くなった
ＥＥＰＲＯＭのメモリセルでは、読み出しに用いられる
ような比較的低い電圧（＋５Ｖ）のドレイン電圧及び制
御ゲート８を印加した場合でも、ソース領域３からドレ
イン領域４に向かって流れるエレクトロンが充分加速さ
れ、ドレイン領域４近傍のチャンネル領域でインパクト
アイオニゼーションを起こし得るエネルギーを持つよう
になる。従って、高集積化されてチャンネル長の短くな
ったＥＥＰＲＯＭでは、情報の読み出しを行なっている
際に、本来「１」の情報を記憶しているはずのメモリセ
ルの浮遊ゲート６にもエレクトロンがトラップされ、遂
にはｒＯＪの情報が書込まれた時と同様の状態になって
しまう。

このような現象を通常、情報の誤書込みと称し、航記第
１２図に示した構成のメモリセルを高集積化した場合、
誤書込みの発生はＮ課電圧を低くしない限り防止できな
い。しかしながら、電源電圧を低下させると、メモリセ
ルからの情報の読み出し速度が低下すると言う新たな問
題を生ずる。

（発明が解決しようとする問題点）上述したように、従来のＥＥＰＲＯＭでは、高集積化に
伴なってチャンネル長が短くなると情報の誤書込みが発
生し、これを防止しようとすると情報の読み出し速度が
低下する欠点がある。

この発明は上記のような事情に鑑みてなされたもので、
高集積化に伴ってチャンネル長が短くなっても、情報の
誤書込みの防止及び情報の読み出し速度の向上を達成し
たＥＥＰＲＯＭ等の半導体装置、並びにがかるＥＥＰＲ
ＯＭ等の半導体装置を著しく簡単な工程により製造し得
る方法を提供しようとするものである。

［発明の構成］（問題点を解決するための手段と作用）すなわち、この
発明においては、上記の目的を達成するために、半導体
基体上に絶縁膜を介してコントロールゲートとフローテ
ィングゲートとが隣接して形成された半導体装置におい
て、上記コントロールゲートとフローティングゲートと
の間にトンネル電流が流れるトンネル絶縁膜を設けてお
り、上記トンネル絶縁膜を介してコントロールゲートと
フローティングゲートとの間にトンネル電流を流すこと
によって、フローティングゲートに対して電荷の注入あ
るいは排出を行なうようにしている。

（実施例）以下、この発明の一実施例についてｎチャンネルＥ　Ｅ
　Ｐ　ＲＯＭのメモリセルを例に取って説明する。第１
図（ａ＞、（ｂ）はその構成を示すもので、（ａ）図は
パターン平面図、（ｂ）図は（ａ　）図のＡ−Ａ部線に
沿った断面構成図である。

第１図（ａ）、（ｂ）において、１３はｐ型シリコン基
板、１４はフィールド酸化膜、１５．１７ａ。

１８，２１，２２．２５は酸化ＤＩ（Ｓｉ０２１１ｇ）
、１６ａはコントロールゲート、１９ａはフローティン
グゲート、２３．２４はソース、ドレイン領域となるｎ
中型拡散領域、２６はコンタクトホール、２７．２８は
ＡＪ１１！極であり、第２図（ａ）。

（ｂ）ないし第７図（ａ）、（ｂ）に順次示すような工
程を経て形成される。

即ち、まず、第２図（ａ）、（１））に示すようにｐ型
シリコン基板１３を選択酸化してこの基板１３の表面を
分離するためのフィールド酸化膜１４を形成した後、９
００〜ｉ　ｏｏｏ℃の酸化雰囲気中で熱酸化して基板１
３の表面に厚さ２５０人程ｌ０酸化膜（Ｓｉ　０２　Ｉ
ＩＩ＞　１５を形成する。

つづいて、ＬＰＣＶＤ法により全面に厚さ３０００人程
度０ｎ型又はｎ型不純物をドープした多結晶シリコン膜
１６を堆積形成し、更にその上に厚さ２０００人程度ｌ
８ｉＯ２１１７を堆積形成する。

ついでフォトレジスト（図示せず）をマスクとして上記
５ｉＯ２１１１１７、多結晶シリコン１１６を順次パタ
ーニングして多結晶シリコンより成るｂシトロールゲー
ト１６ａを形成する（第３図（ａ）、（ｂ））。

次いで、９００〜１０００’Ｃの酸化雰囲気中で熱酸化
を行ない、多結晶シリコンからなるコントロールゲート
１６ａの周囲に厚さ１００人の酸化膜１８を成長させた
後、再び全面にＬＰＣＶＤ法により厚さ３５００人のｎ
型又はｎ型不純物をドープした多結晶シリコン１１１９
を堆積形成する（第４図（ａ）、（ｂ））。

つづいて、異方性エツチング法、例えばリアクティブイ
オンエツチング法（ＲＩＥ法）を用いて上記多結晶シリ
コン［１１９をその膜厚弁エツチング除去する。この時
、コントロールゲート１６ａの周囲は膜厚が厚いため、
その周囲に多結晶シリコンｌ［１１９ａが残存させる（
第５図（ａ）、（ｂ））。

ひきつづき、第６図（ａ）、（ｂ）に示すように写真蝕
刻法により形成したフォトレジストパターン２０をマス
クとして残存している多結晶シリコン膜１９ａを選択的
にエツチング除去し、コントロールゲート１６ａの片側
で、かつ素子部周辺にのみ位置するフローティングゲー
ト１９ａを形成する。

次いで、９００〜ｉ　ｏｏｏ℃の酸化雰囲気中で熱酸化
し、フローティングゲート１９ａの周囲に厚さ５００人
の酸化Ｉ！！Ｉ２１を成長させた後、フィールド酸化膜
１４、コントロールゲート１６ａ及びフローティングゲ
ート１９ａをマスクとしてｎ型不純物例えば砒素を打込
みエネルギー５０ｋｅＶ、打込みドーズ１ｉ１Ｘ１０”
ｃｒｎ″″２の条件でイオン注入する（第７図（ａ）、
（ｂ））、この際、フローティングゲート１９ａで覆わ
れていない部分のコントロールゲート１６ａの周囲の酸
化膜１８は酸化１１１２１の形成時に膜厚が増し、５０
０人程ｌ０厚みの酸化１１！２２となる。

つづいて、熱処理を施してイオン注入した砒素を活性化
し、ｎ中型不純物拡散層２３．２４を形成する。ひきつ
づき、全面にＣＶＤ法によりＳｉＯ２膜２５を堆積形成
し、コンタクトホール２６．２６を開孔した後、Ａ４膜
の蒸着、パターニングを行ってＡＪｌ電極２７．２８を
形成し、前記第１図（ａ）、（ｂ）に示したＪ：　ウナ
Ｅ　Ｅ　Ｐ　ＲＯＭのメモリセルを製造する。

上述したＥＥＰＲＯＭのメモリセルは、第１図（ａ）、
（ｂ）に示した如くフィールド酸化膜１４で分離された
ｐ型シリコン基板１３の素子領域表面にソース、ドレイ
ン領域となるｎ生型拡散領域２３．２４を互いに分離し
て設け、これらｎ生型拡散領域２３．２４の間の基板１
３領域（チャンネル領域）上にゲート酸化膜１５を介し
てコントロールゲート１６ａ、フローティングゲート１
９ａを設けると共に、これらコントロールゲート１６ａ
及びフローティングゲート１９ａの間にトンネル電流が
流れるような薄い酸化膜（トンネル絶縁ＩＩＩ）１８を
介在して互いに絶縁した構造になっている。

この様な構成のメモリセルにおいて、コントロールゲー
ト１６ａとｎ生型拡散領域２３との間に高電圧、例えば
２０Ｖ程度の電圧を印加することにより酸化薄膜１８を
通してコントロールゲート１６ａとフローティングゲー
ト１９ａとの間にトンネル電流が流れ、その結果、フロ
ーティングゲート１９ａに対して電荷の注入、排出が行
われる。

上記のような構成において、情報の読み出しを行う場合
には、一方のｎ中型拡散領域２３をソース領域、他方の
ｎ型頭１２４をドレイン領域として使用する。即ち、電
極２７をソース電極、電極２８をドレイン電極とし、ソ
ース、ドレイン間に適当な電位差（例えば５Ｖ）を印加
した上でコントロールゲート１６ａに適当な電圧（例え
ば＋５Ｖ）を印加して「１」の情報の書込まれたセルと
ｒＯＪの情報が書込まれたセルの特性の差、例えば閾値
電圧ＶＴＨを調べることにより情報を読み出す。この場
合についても、ソース、ドレイン間の電界は集中的にド
レイン（ａｔｉｉ！つまりｎ中型拡散領域２４近傍で強
くなるため、この部分でホットキャリアの発生が起こる
場合がある。しかしながら、かかる場合にはホットキャ
リアの発生する部分の近傍にフローティングゲートが存
在しないため、発生したキャリアはフローティングゲー
トには注入されず、その結果、情報の誤書込みを防止す
ることができる。

また、上述した構成のメモリセルにおいては、次のよう
にしてフローティングゲート中に電荷を注入することも
できる。まず、一方のｎ中型拡散領域２３をドレイン領
域、他方のｎ中型拡散領域２４をソース領域として使用
する。即ち、電極２７をドレイン電極、電極２８をソー
ス電極とし、ドレイン電極２７及びコントロールゲート
１６ａの両方に高電圧を印加する。この時、チャンネル
領域における電位はソース、つまりｎ中型拡散領域２４
の電位と等しいか、もしくは極めて近い値の電位となる
ため、ソース、ドレイン間の電荷は集中的にドレイン領
域、つまりｎ中型拡散領域２３近傍のチャンネル領域で
強くなり、この部分でインパクトアイオニゼーションに
よるホットキャリア（エレクトロン・ホール対）の発生
及びフローティングゲート１９ａへのエレクトロンの注
入が起こる。

上述したように本発明の構造のメモリセルにおいては、
情報の読み出し時に誤書込みの起こる恐れがないため、
チャンネル長を充分に短くすることができると共に、情
報の読み出し時に印加する電源電圧を高くしておくこと
が可能であり、その結果メモリセルからの情報の読み出
し速度を早くすることができる。

また、上記構成のメモリセルでは、フローティングゲー
ト１９ａに対する電荷の注入、排出を行なう場合のトン
ネル電流の通り道となる酸化１１１１１１８がコントロ
ールゲート１６ａの側面に位置し、ドレイン領域つまり
基板１３上に形成されていないので、ドレイン領域の延
在部を形成するために必要であったｎ中型拡散領域の形
成工程が不要となる。従って、この発明の製造方法によ
れば従来に比べて極めて簡単な工程により上述した効果
を有するＥＥＰＲＯＭのメモリセルを製造できる。

なお、上記実施例では第７図（ａ）、（ｂ）に示した工
程において、フローティングゲート１９ａの周囲を液化
した後にイオン注入を行っているが、この工程は、先に
イオン注入を行ってからフローティングゲート１９ａの
周囲を熱酸化しても良い。

このような方法を採用することにより、前記酸化のため
の熱処理とイオン注入された不純物を活性化するための
熱処理とを兼用することができる。

第８図は、この発明の他の実施例を示すもので上記実施
例に示したＥＥＰＲＯＭセルの構成に加えて酸化膜２１
を介してコントロールゲート１９ａと接する書込ゲート
２９を設置したものである。

第８図（ａ　）〜（ｃ）において、（ａ）図はパターン
平面図、（ｂ）図は（ａ、）図のＢ−８’線に沿った断
面構成因、（Ｃ）図は（ａ　）図のＣ−Ｃ′線に沿った
断面構成図をそれぞれ示している。

第８図において上記第１図〜第７図と同一構成部に同じ
符号を付してその詳細な説明は省略する。

上記書込ゲート２９は前記第７図＜ａ＞、（ｂ）の工程
で、フローティングゲート１９ａの周囲を酸化した後、
全面に例えば多結晶シリコン層を堆積形成し、それをパ
ターニングすることにより形成することが出来る。第８
図の様なメモリセルにおいては、コントロールゲート１
６ａと書込ゲート２９との間に高電圧、例えば２０Ｖ程
度の電圧を印加することにより、酸化薄膜１８を通して
コントロールゲート１６ａとフローティングゲート１９
ａとの間にトンネル電流が流れる。

なお、上記実施例ではコントロールゲート、フローティ
ングゲート及び書込ゲートをｎ型又はｐ型不純物をドー
プした多結晶シリコンから形成したが、これに限定され
るものではなく、例えばモリブデン、タングステン、チ
タン、タンタル等の高融点金属またはそれらの硅化物か
ら形成してもよい。

また、この発明の半導体装置は上記実施例に示す構造の
ものに限定されない。例えば、以下に説明する第９図、
第１０図又は第１１図（ａ）。

（ｂ）に示す構造にしてもよい。第１１図において、（
ａ　）図は平面図、（ｂ）図は（ａ　）図のＤ−Ｄ’線
に沿った断面構成図である。

即ち、第９図のメモリセルは情報読み出し時にドレイン
となる拡散領域２４を高濃度の領域２４１と低濃度の領
域２４２との２つの領域で形成し、このうち低濃度の領
域２４２がチャンネル領域と接するように構成されてい
る。かかる構成のメモリセルにおいて、情報の読み出し
を行なう場合には電極２７をソース電極、電極２８をド
レイン電極とし、ソース、ドレイン間に適当な電位差を
印加した上でコントロールゲート１６ａに電圧を印加す
る。この時、ドレイン領域となる拡散ｆＨ域２４のうち
、チャンネル領域と接している部分が不純物濃度の低い
領域２４１で構成されているので、ソース、ドレイン間
に印加される電圧の一部をこの部分で受は持つことがで
きる。従って、第９図に示すメモリセルでは、情報の読
み出し時におけるドレイン領域近傍でのホットキャリア
の発生をより効果的に抑制することができ、誤書込みを
効果的に防止できる第１０図のメモリセルは、前述した第１図（ａ）。

（ｂ）のｎ中型拡散領域２３に隣接するように基板１３
と同導電型でこれよりも不純物濃度の高いｐ中型拡散領
域３０を設けたものであり、特にチャンネル領域にホッ
トキャリアを発生させてフローティングゲートに電荷を
注入しようとする方式を採用した場合に適する構造で、
フローティングゲート１９ａに注入される電荷の注入効
率を高めるようにしたものである。即ち、かがる構成に
することによって、ｎ＋型拡散領域２３をドレイン領域
、ｎ中型拡散領域２４をソース領域として用いて情報ｒ
ＯＪを書込む場合、新たに設けたｐ中型拡散領域３０の
部分に電界が集中し易くなり、この部分でインパクトア
イオニゼーションが起き易くなって書込み効率が高めら
れる。一方、ｎ中型拡散領域２３をソース領域、ｎ中型
拡散領域２４をドレイン１ｉｌｌとして用いる情報の読
み出し時には、上記ｐ中型拡散領域３０はソース領域と
なるｎ中型拡散領域２３に隣接しているので、その存在
は読み出し特性にほとんど影響せず、しかも誤書込みを
起こす恐れもない。

第１１図のメモリセルは、ｎ中型拡散領域２４上の酸化
膜１５の一部を除去してダイレクトコンタクト部３１を
開孔し、害込みグー１〜２９の一部を該コンタクト部３
１まで延出して、同コンタクト部３１を通して前記ｎ十
型拡散領域２４と接続し、書込みゲート２９とｎ中型拡
散領域２４とが同電位となるような構造にしたものであ
る。かがる第１１図図示のメモリセルでは、フローティ
ングゲート１９ａに対する電荷の注入、排出がコントロ
ールゲート１６ａとｎ中型拡散領域２４の間に印加され
る高電圧によって行われる。勿論、書込みゲート２９と
ｎ中型拡散領域２４とを同電位とする手段は上述したよ
うに書込みゲート２９とｎ中型拡散領域２４とを直接接
触させる方法に限らず、外部配線を用いてもよい。また
、第１１図図示の構造ではＡＪｌ電極２８をｎ中型拡散
領域２４に接触させ、これによって電位を設定している
が、逆に書込みゲート２９によりｎ中型拡散領域２４の
電位を設定するようにしてもよい。なお、書込みゲート
２９はｎ中型拡散領域２４の代わりにｎ中型拡散領域２
３と接続して、書込みゲート２９の電位がｎ十型拡散領
１ｊ１２３と同電位となるような構造にしてもよい。

また、前記第８図及び第１１図に示した実施例に於いて
、フローティングゲート１９ａと書込ゲート２９との間
の酸化１１１２１は５００人と比較的厚い膜厚となって
いるが、この厚みを１００人程度に設定することにより
、この酸化１２１を通してフローティングゲート１９ａ
と書込ゲート２９との間にトンネル電流を流すことが出
来る。

この様にすることにより、例えばコントロールゲート１
６ａを低電位としておき、書込ゲート２９とソース電極
２７に共に２０膜程度の高電圧を印加することにより酸
化１膜１８を通してコントロールゲート１６ａからフロ
ーティングゲート１９ａに電子が注入される。またコン
トロールゲ−１１６ａとソース電極２７を共に低電位と
しておき、書込ゲート２９に２０膜程度の高電圧を印加
することにより酸化薄膜２１を通してフローティングゲ
ート１６ａから書込ゲート２９に電子を排出するといっ
た方法により、このメモリセルをｒＯＪまたは「１」の
記憶状態とすることができる様になる。更に、上記各実
施例ではメモリセルとしてｎチャンネルの場合について
説明したが、これに限定されずｐチャンネルのものでも
同様の効果を得ることができる。

なお、上記実流例においてはコントロールゲート１６ａ
を形成する多結晶シリコン躾を被覆する物質としてＳｉ
Ｏ＋膜１７ａを用いているが、これに代えて、シリコン
窒化膜等の絶縁物、あるいはＭＯ，Ｗ、Ｐｔ、Ｐｄ、Ｔ
ｉのごとき金属、及びそれらのシリサイド等を用いるこ
とができる。

またこれらの二層以上の組合せによる複合層を用いても
良い。上記のごとき金属もしくはシリサイドより成る良
導体を用いる場合には次の様な利点がある。すなわち、
これら金属およびそれらのシリサイドはｐ型又はｐ型を
ドープした多結晶シリコンに較べて抵抗値が１〜２桁小
さい。従って、これらより成る物質層の存在はコントロ
ールゲート１６ａの抵抗値を低下させ、その結果、素子
のスイッチングスピードを速くすることができる。

この場合、良導体である物質層とフローティングゲート
とのショートが問題になるが、物質層１７ａとして金属
シリサイド、例えばＭＯＳｉ２等を用いれば、第４図（
ａ）、（ｂ）に示した工程に於いて熱酸化によりコント
ロールゲート１６ａの側面に酸化膜１８を形成する際に
ｆｖｌｏ３ｉ２表面にも同様にＳｉＯ２が成長するため
に、ショートの心配はない。

また、物質層として熱酸化により表面に絶縁物を形成し
ないｐｔ等の金属を用いた場合には、第５図（ａ）、（
ｂ）に示した工程においてフローティングゲートを形成
するために全面に多結晶シリコン膜を堆積形成し、異方
性エツチングによりその膜厚分エツチング除去してコン
トロールゲート周辺に沿った残存多結晶シリコン膜１９
ａを形成した後、更にエツチングを進行させて残存され
た多結晶シリコン膜１９ａの膜厚を減少させ、多結晶シ
リコンよりなるコントロールゲート１６ａの膜厚よりも
薄くすることにより、物質層１７ａとフローティングゲ
ート１９ａとが接触しないようにできる。

［発明の効果コ以上説明したようにこの発明によれば、高集積化に伴っ
てチャンネル長が短くなっても、情報の誤書込みの防止
及び情報の読み出し速度の向上を達成したＥＥＰＲＯＭ
等の半導体装置、並びにがかるＥＥＦＲＯＭ等の半導体
装置を著しく簡単な工程により製造し得る方法を提供で
きる。

【図面の簡単な説明】

第１図ないし第７図はそれぞれこの発明の一実施例に係
わる半導体装置及びその製造方法について説明するため
の図、第８図ないし第１１図はそれぞれこの発明の他の
実施例について説明するための図、第１２図は従来の半
導体装置について説明するための図である。１３・・・ｐ型シリコン基板、１４・・・フィールド酸
化膜、１５・・・ゲート酸化膜、１６ａ・・・コントロ
ールゲート、１７ａ　＝Ｓ　ｉ　０２膜、１８−ＳｉＯ
２薄ｗＡ（トンネル絶縁膜）、１９ａ・・・多結晶シリ
コンの残存部、２０・・・フォトレジスト、１９ａ・・
・フローティングゲート、２１・・・ＳｉＯ２ＨｌＪ、
２２・・・ＳｉＯ２膜、２３．２４・・・ｎ中型拡散層
、２５・・・Ｓｉ　０２　ＩＩＩ、２６・・・コンタク
トホール、２７゜２８・・・Ａ１電極、２９・・・書込
ゲート、２４１・・・高濃度ｎ生型拡散層、２４２・・
・低濃度ｎ中型拡散層、３０・・・ｐ中型拡散層、３１
・・・ダイレクトコンタクト部。出願人代理人　弁理士　鈴江武彦第９図第１０図］Ｊ図第３し−一」偶４７ａ１＠　　ｊ　　ｊ　　ｆ　　ｊ７図弔

Claims

【特許請求の範囲】

（１）半導体基体の表面領域に互いに分離して設けられ
、夫々ソースあるいはドレイン領域となる第１、第２の
拡散領域と、これら第１、第２の拡散領域間のチャネル
領域上に形成される絶縁膜と、この絶縁膜上の一部領域
に形成されるコントロールゲートと、上記絶縁膜上に上
記コントロールゲートと隣接して設けられるフローティ
ングゲートと、このフローティングゲートと上記コント
ロールゲートとの間に形成され、トンネル電流が流れる
トンネル絶縁膜とを具備することを特徴とする半導体装
置。
（２）前記特許請求の範囲第１項記載の半導体装置にお
いて、前記フローティングゲートに対し絶縁膜を介して
接する書込ゲートを設けたことを特徴とする半導体装置
。
（３）前記特許請求の範囲第２項記載の半導体装置にお
いて、前記絶縁膜をトンネル電流が流れるトンネル絶縁
膜とすることを特徴とする半導体装置。
（４）半導体基体の表面に第１の絶縁膜を形成する工程
と、上記絶縁膜上に第１の導電層を形成する工程と、こ
の導電層上に被覆層を形成する工程と、上記被覆層およ
び上記導電層を順次パターニングしてコントロールゲー
トを形成する工程と、このコントロールゲートの側面に
トンネル絶縁膜を形成する工程と、上記半導体基体の全
面に第２の導電層を被覆形成する工程と、この第２の導
電層を異方性エッチング法および等方性エッチング法を
順次使用して選択的に除去し、上記コントロールゲート
の一方の側面に沿って上記第２の導電層を残存させるこ
とによりフローティングゲートを形成する工程と、この
フローティングゲートの周囲に第２の絶縁膜を形成する
工程と、この第２の絶縁膜の形成前、あるいは後に上記
コントロールゲートおよびフローティングゲートをマス
クにして上記半導体基体の表面領域に不純物をイオン注
入してソースあるいはドレイン領域となる第１、第２の
拡散領域を形成する工程とを具備することを特徴とする
半導体装置の製造方法。
（５）前記特許請求の範囲第４項記載の半導体装置の製
造方法において、前記第１、第２の導電層はそれぞれ不
純物がドープされた多結晶シリコンから成ることを特徴
とする半導体装置の製造方法。
（６）前記特許請求の範囲第４項記載の半導体装置の製
造方法において、前記被覆層はシリコン酸化膜から成る
ことを特徴とする半導体装置の製造方法。
（７）前記特許請求の範囲第４項記載の半導体装置の製
造方法において、前記被覆層は高融点金属あるいは高融
点金属のシリサイドから成ることを特徴とする半導体装
置の製造方法。