JPS63179578A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的１ （産業上の利用分野） この発明は、半導体装置及びその製造方法にｒＩＡする
もので、特に浮遊ゲートと制御ゲートとを有し、電気的
に情報の再占換え可能な読み出し専用半導体メモリ（Ｅ
ＥＰＲＯＭ：Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓａｂ
ｌｅＰｒｏｇｒａｎｕｇａｂｌｅ　Ｒｅａｄ　０ｎｌｙ
　Ｈｅｎｏｒｙ）のメモリセルに係わる。

（従来の技術） 一般に、ＥＥＰＲＯＨのメモリセルとしては、第９図に
示すような４４Ｇが知られている。即ち、図中の１はｐ
型単結晶シリコン基板であり、この基板１の表面にはフ
ィールド酸化膜２が選択的に設けられている。このフィ
ールド酸化膜２で分離された基板１の素子領域には、互
いに電気的に分離されたｎ＋型のソース、ドレイン領域
３．４が設けられており、これら領域３，４間のチャン
ネル領域上にはゲート酸化Ｗｉ！５を介して浮遊ゲート
６が設けられる。前記浮遊ゲート６上には、絶縁膜７を
介して制御ゲート８が設けられる。そして、前記制御ゲ
ート８上を含む基板１の全面には層間絶縁膜９が被覆形
成され、この絶縁ＷＡＯ上にはコンタクトホールを通し
て前記ソース、ドレイン領域３、／ｌに接続されるソー
ス電極１０１ドレイン電極１１が大々設けられるり（図
中のＡ部）。一方、前記基板１の素子領域に隣接Ｊる素
子領域には、同第９図に示すように前記ドレイン領域４
の延在部である「げ型拡散領域４−が設けられている。

この拡散領域４″上には、絶縁薄膜１２を介して前記浮
遊ゲート６の延在部６′が設けられる。こうしたｎ＋型
拡Ｆ＆領域４′、絶縁ａ９膜１２及び浮遊ゲート６の延
在部６−により図中の８に示ｖＭＯＳキャパシタを構成
している。

上述した構成のメモリセルにおいて、ドレイン電極１１
と制御ゲート８との間に高電圧、例えば２０Ｖ以上の電
圧を印加すると絶縁薄膜１２を通して浮遊ゲート６の延
在部６′とｎ＋型拡散領域４′との間にトンネル電流が
流れ、これによって浮遊ゲート６に対して電荷の注入、
排出が行われる。ＥＥＰＲＯＨでは、通常、浮遊ゲート
６に電荷が蓄積されている状態をｒＯＪ　、ｆｆｉ荷が
存在しない状態を「１」としており、第９図中のＡ部に
おけるトランジスタの閾値電圧〈ＶＴＩ（）が高い状態
及び低い状態に大々対応する。つまり、かかる構成のＥ
ＥＰＩＩＯＨにおいては、絶縁薄膜１２を通して浮遊ゲ
ート６に対して電荷の注入を行ない、その結果として生
じるＡ部のトランジスタの閾値電圧の変化を検出するこ
とにより、そのメモリセルに記憶された情報を読み出し
ている。

ところで、上記構成のメモリセルを製造する工程は、Ａ
部のトランジスタ領域では、通常のシリコンゲートＨＯ
８ＦＥＴの製造工程と基本的に同一である。即ち、フィ
ールド酸化膜２により分離された素子領域の表面に熱酸
化によりゲート酸化ＷＡ５を形成した後、多結晶シリコ
ンよりなる浮遊ゲート６及びフィールド酸化ｒＩＡ２を
マスクとしてｎ型導電型を与える不粍物、例えば砒素を
イオン注入等により基板１の表面にドープしてｎ＋型の
ソース。

ドレイン領域３，４を形成する。なお、前記浮遊ゲート
６は同様な多結晶シリコンからなる制御ゲート８のパタ
ーンと同時に制御ゲート８に対して整合的に形成され゛
る。

しかしながら、上述した構成のＥＥＰＲＯＨのメモリセ
ルにおいては、８部のＭＯＳキャパシタ領域が存在する
ため、製造工程が著しりＷ１雑となる。即ち、８部にお
けるｎ１型拡ｒ＆領域４−は、Ａ部のドレイン領域４の
延在部であるが、この領域は同じくＡ部の浮遊ゲート６
の延在部６′の下に形成する必要があるため、前記工程
のように浮遊ゲート６をマスクとして形成されるドレイ
ン領域４と同一工程で形成することができず、浮遊ゲー
ト６゜（６′）を形成する以前に予め形成しておく必要
がある。しかも、ｎ＋型拡散領域４−と浮遊ゲートの延
在部６−の間に形成される絶縁薄膜１２は、トンネル電
流を流すのに適当な厚さを持っていなければならない。

従って、前述したＡ部のトランジスタ領域のゲート酸化
ＷＡ５の形成前に同時に成長形成した酸化膜をそのまま
利用できず、この工程の後、一旦その部分の酸化膜を除
去し、新たに熱酸化を行なって絶縁膜ｒＩＡ１２を形成
する必要がある。

また、上記構成のメモリセルにおいて情報の読み出しを
行なう場合には、１ＩｉｌＪＩｐゲート８及びドレイン
電極１１に対して適当な読み出し電圧を印加し、浮遊ゲ
ート６中に存在する電荷の有無に応じてソース、ドレイ
ン領域３．４間を流れる電流の大きさに基づいて書込ま
れた情報を判別している。

この時、浮遊ゲート６中の電荷が存在しない状態は、ト
ランジスタの閾値電圧の低い状態に対応しており、かか
る際には読み出し電圧の印加によりソース、ドレイン領
域３，４間に電流が流れる。

しかしながら、デバイスの微細化に伴って、チャンネル
長が短くなったＥＥＰＲＯＨのメモリセルでは、読み出
しに用いられるような比較的低い電圧（＋５Ｖ）のドレ
イン電圧及び制御ゲート８を印加した場合でも、ソース
領域３からドレイン領域４に向かって流れるエレクトロ
ンが充分加速され、ドレイン領域４近傍のチャンネル領
域でインパクトアイオニゼーシミンを起こし得るエネル
ギーを持つようになる。従って、高集積化されてチャン
ネル長の短くなったＥＥＰＲＯＮでは、情報の読み出し
を行なっている際に、本来「１」の情報を記憶している
はずのメモリセルの浮遊ゲート６にもエレクトロンがト
ラップされ、遂には「０」の情報が書込まれた時と同様
の状態になってしまう。このような現象を通常、情報の
誤書込みと称し、前記第９図に示した構成のメモリセル
を高集積化した場合、ｆｌｆｌｍ込みの発生は電源電圧
を低くしない限り防止できない。しかしながら、電源電
圧を低下させると、メモリセルからの情報の読み出し１
Ｍ度が低下すると言う新たな問題を生ずる。

このような観点より、前記第９図の如き構成のＥＥＰＲ
ＯＨセルに替わり、第１０図（ａ）、　　（ｂ）ニ示ｔ
ような＃ｌ造のメモリセルが考えられている。（ａ）図
はパターン平面図、（ｂ）図は（ａ）図のＸ−Ｘ−線に
沿った断面図である。即ち、第１０図において、１３は
Ｐ型シリコン基板であり、この基板１３の表面にはフィ
ールド酸化ｒｖＡ１４が選択的に設けられる。このフィ
ールド酸化膜１４で分離された素子領域には、互いに電
気的に分離され、ソースまたはドレインとして用いられ
るｎ＋型拡散領域１５．１６が設けられる。これら領域
１５゜１６間のチャンネル領域を含む基板１３上にはゲ
ート酸化Ｗｉ！１７を介して制御ゲート１８、浮遊ゲー
ト１９が設けられており、制御ゲート１８、浮遊ゲート
１９の間は絶縁薄膜２０によって分離されている。そし
て、前記制御ゲート１８、浮遊ゲート１９上を含む全面
は層間絶縁膜２１で被覆されており、この層間絶縁膜２
１上にはコンタクトホールを通して前記ｎ＋型拡散領域
１５．１６と接続されるソース、ドレイン電極２２．２
３が設（）られる。

このような＠成のメモリセルでは、制御ゲート１８とｎ
＋型拡散領域１５との間に＾電圧、例えば２０Ｖ程度の
電圧を印加することにより、絶縁簿膜２０を通してｉｔ
、ＩＪ罪ゲート１８と浮遊ゲート１９との間にトンネル
電流が流れ、その結果浮遊ゲート１９に対して電荷の注
入、排出が行なわれる。

前記第１０図に示したメモリセルの動作について詳述す
ると、情報の読み出しを行なう場合には、一方のｎ＋型
拡散領域１５をソース領域、他方のｎ＋型拡故頭域１６
をドレイン領域として使用する。即ち、電極２２をソー
ス電極、電極２３をドレイン電極とし、ソース、トレイ
ン間に適当な電位差（例えば５Ｖ）を印加した上で制御
ゲート１８に適当な電圧（例えば＋５Ｖ）を印加して「
１」の情報の書込まれたセルとｒＯＪの情報が書込よれ
たセルの特性の差、例えば閾値電圧Ｖ７１１を調べるこ
とにより情報が読み出される。この場合においても、ソ
ース、ドレイン領域間の電界は集中的にドレイン領域つ
まりｎ”型拡散領域１６近傍で強くなるため、この部分
でホットキレリアの発生が起こる場合がある。しかしな
がら、かかる場合にはホットキャリアの発生する部分の
近傍に浮遊ゲートが存在しないため、発生したキャリア
は浮遊ゲートに注入されず、その結束、情報のＦ１４ｇ
込みを防止することができる。

このように前記第１０図に示した４Ｍ３ｎのメモリセル
においては、情報読み出し時にｉｉ［込みの起こる恐れ
がないため、チャンネル長を充分に短くすることができ
ると共に、情報の読み出し時に印加するＴｉｌ！！電圧
を高くしておくことが可能であり、その結果メモリセル
からの情報の読み出し速度を早くすることができる。

また、前記構成のメモリセルでは、浮遊ゲート１９に対
する電荷の注入、排出を行なう場合のトンネル電流の通
り遊となる酸化ｉ１膜２０は制御ゲート１８の側面に位
置し、ドレイン領域１６つまり基板１３上に形成されて
いないので、ドレイン領域１６の延在部を形成するため
に必要であったｎ＋型拡１１１領域の形成工程が不要と
なる。従って、前記第９図の構造に比べて極めて筒中な
工程により上述した効果を有するＥＥＦＲＯＭのメモリ
セルを製造できる。

しかしながら、前記第１０図の構造のＥＥＰＲＯＨセル
には次のような問題点が存在する。即ち、このような構
成のメモリセルでは、制御ゲート１８とｎ＋型拡散領域
１５との間に高電圧を印加することにより、絶縁ｉ［２
０を通して制御ゲート１８と浮遊ゲート１９との間にト
ンネル電流を流し、４遊ゲート１９に対して電荷の注入
、排出を行う訳であるが、絶縁＃膜２０を通してトンネ
ル電流を流すためには絶縁膜ｖ！２０に実際に印加され
る電界すなわら制御ゲート１８と浮遊ゲート１９との間
の電位差が問題となる。浮遊ゲート１９の電位Ｖｆｇは
、 で与えられる。ここで、Ｖ　１■　、Ｖ、Ｕｂ１Ｓ ■、はそれぞれ制御ゲート、ｎ＋型拡散領域１５、基板
１３、ｎ＋型拡散領域１６の電位、Ｃ１゜Ｃ２，Ｃ３，
Ｃ，はそれぞれ浮遊ゲートと、制御ゲート、ソース領域
、基板、ドレイン領域との間の容量、Ｑｆｇは浮遊ゲー
ト中に存在する電荷量である。

ところで、絶ｎ膜を介して接触した電極間の容量は、そ
の接触面積が大きい程、また絶縁膜厚が小さい程大きく
なる。前記第１０図の４■造の［ＥＰＲＯＨセルでは、
制御ゲート１８と浮遊ゲート１９は極く薄い絶縁１ｎ２
０を介して接触しているため、この間の容量（１式のＣ
Ｉ　）は非常に大きなものとなる。従って、浮遊ゲート
１９の電位Ｖｆ９は制御ゲート１８の電位Ｖｇに近い値
となってしまう。このため、制御ゲート１８と浮遊ゲー
ト１９間の電位差は殆ど無くなって、絶ａ薄膜２０を通
るトンネル電流は流れなくなってしまう。

（Ｒ明が解決しようとする問題点） 上述したように従来のＥＥＰＲＯＨでは、高集積化に伴
なってチャンネル長が短くなると情報の誤書込みが発生
し、これを防止しようとすると情報の読み出し速度が低
下する欠点がある。また、情報の読み出し速度を低下さ
せることなく誤書込みを防止しようとすると制御ゲート
と浮遊ゲートとの間の絶縁薄膜を介しての浮遊ゲートへ
の電荷の注入、排出が不安定となる欠点がある。

この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、高集積化に伴なってチャンネ
ル長が短くなっても情報の誤書込みを防止できるととも
に、情報の読み出し速度を向上でき、しかも浮遊ゲート
への電荷の注入、排出の安定化が図れるＥＥＰＲＯＨ等
の半導体装置、並びにかかるＥＥＰＲＯＮ等の半導体装
置の製造方法を提供しようとするものである。

［発明の構成Ｊ （問題点を解決するための手段と作用）すなわち、この
発明においては、上記の目的を達成するために、半導体
基体の表面領域に分離して夫々ソースまたはドレイン領
域となる第１、第２の拡散領域を形成し、これら第１、
第２の拡散領域間のチャンネル領域上に第１の絶縁膜を
介して浮遊ゲート及びｆｆ１ｌＪ　ｔａｌｌゲートを形
成している。

そして、前記制御ゲートは前記第２拡散領域の近傍に、
前記浮遊ゲートは前記第１拡ｆｉｌ（領域の近傍にそれ
ぞれ偏在しており、前記浮遊ゲートと制御ゲートとの間
を第２の絶縁膜によって分離し、この第２の絶縁膜の一
部を他の部分に比べて薄膜化している。

こうすることにより、制御ゲートと浮遊ゲートとの間の
分離の大部分を厚い絶縁膜によって行なうことができる
のでこれらのゲート間の容量を低減でき、制御ゲートと
第２の拡散領域との間に高電圧を印加した場合に１ＩＪ
ＩＪＩｊゲートと浮遊ゲート間の電位差を確保して浮遊
ゲートへの電荷の注入、排出の安定化を図れる。

（実施例） 以下、この発明の一実施例についてｎｆヤンネルＥＥＰ
ＲＯＨのメモリセルを例に取って説明する。

第１図（ａ）〜（Ｃ）はその構成を示すもので、（ａ）
図はパターン平面図、（ｂ）図は（ａ）図のＸ−Ｘ＝線
に沿った断面図、（Ｃ）図は（ａ）図のＹ−Ｙ’″線に
沿った断面図である。第１図において、２４はｐ型シリ
コン基板、２５はフィールド酸化膜、２６はゲート酸化
膜、２７ａは制御ゲート、２８は５ｉｎ２ｐｌＡ１２９
は酸化膜、３１は薄い酸化膜（絶縁薄膜）、３３は浮遊
ゲート、３４は酸化膜、３５．３６はソース、ドレイン
領域としてのｎ＋型不純物拡散層、３８．３９はコンタ
クトホール、４０．４１は／ｌ電極（ソース、ドレイン
電極）である。

前記第１図に示したメモリセルは、第２図（ａ）〜（Ｃ
）ないし第８図（ａ）〜（Ｃ）に示すような工程を経て
形成される。

まず、第２図（ａ）〜（Ｃ）に示すようにｐ型シリコン
塁板２４の表面を選択酸化して素子分離を行なうための
フィールド酸化膜２５を形成した後、９００〜１０００
℃の酸化雰囲気中で熱酸化して上記フィールド酸化Ｗｉ
！２５で分Ｗｌ’ｉ：’れた素子領域の基板２４上に厚
さ２５０八程度のゲート酸化膜２６を形成する。続いて
全面にＬＰＣＶＤ法により厚さ３０００八程度のｎ型ま
たはｐ型の不純物をドープした多結晶シリコンｌＦ！２
７を堆積形成し、更にその上に厚さ２００００００八程
　ｒ　０２　ＭＢ２を堆積形成する。

次に、第３図（ａ）〜（Ｃ）に示す如くフォトレジスト
（図示せず）をマスクとして上記５ｉ０２膜２８、多結
晶シリコン膜２７を順次パターニングして多結晶シリコ
ンより成る１ｂＩＩＩｌｌゲート２７ａを形成し、９０
０〜ｉ　ｏｏｏ℃の酸化雰囲気中で熱酸化して上記制御
ゲート２７ａ側面に厚さ４００八程度の酸化膜２９を形
成する。

その後、第４図（ａ）〜（Ｃ）な示すように、フォトレ
ジストパターン３０をマスクとして制御ゲート２７ａの
側面の酸化膜２９の一部をエツチングして除去する。

次に、再び９００〜１０００℃の酸化雰囲気中で熱酸化
を行ない、上記エツチングで除去した制御ゲート２７ａ
の側面に厚さ１００八程度の酸化膜３１（絶縁薄膜）を
形成すると、第５図（ａ）〜（Ｃ）に示すようになる。

ついで、ＬＰＣＶＤ法により全面に厚さ３０００八程度
のｎ型またはｐ型不純物をドープした多結晶シリコン膜
３２を堆積形成し、異方性エツチング法、例えばＲＩＥ
法を用いてこの多結晶シリコンＩＩ！２３２をその膜厚
弁だけエツチング除去する。この時、制御ゲート２７ａ
の周囲は実効的に高さ方向の膜厚が厚いため、その周囲
に多結晶シリコン膜３２が残存されて、第６図（ａ）〜
（Ｃ）に示すようになる。

この後、フォトレジスタパターン（図示せず）をマスク
として前記残存されてりる多結晶シリコンＷＡ３２を選
択的にエツチング除去し、前記制御ゲート２７ａの片側
で且つ素子部層ｊＴ！にのみ位置する浮遊ゲート３３を
形成すると第７図（ａ）〜（Ｃ）に示づようになる。

続いて、９００〜１０００℃の酸化雰囲気中で熱処理を
行ない、第８図（ａ）〜（Ｃ）に示す如（浮遊ゲート３
３の表面に厚さ５００八程度の酸化膜３４を形成する。

そして、前記フィールド酸化膜２５、制御ゲート２７ａ
１及び浮遊ゲート３３をマスクとしてｎ型不耗物、例え
ば砒素を打込みエネルギー５０ＫｅＶ、打込みドーズｆ
ｆ１ＩＸ１０１５／ｄ　の条件でイオン注入する。この
時、浮遊ゲート３３で覆われていない制御ゲート２７ａ
の側面の酸化膜部分は、前記酸化膜３４の形成時に膜厚
が増し、５００八程度の厚みとなる。

続いて、熱処理を施して前記イオン注入した砒素の活性
化を行ない、ソースあるいはドレイン領域となるｎ＋型
不純物拡散層３５．３６を形成する。そして、ＣＶＤ法
により全面に層間絶縁膜としての５ｉＯ２Ｐｌｉ３７を
ｊ＃積影形成、コンタクトホール３８，３９を開孔した
後、Ａｌ膜の蒸者形成、パターニングを行なってＡｊ！
電極（ソース。

ドレイン電極）４０．４１を形成して前記第１図（ａ）
〜（Ｃ）に示したようなＥＥＰＲＯ）ｌのメモリセルを
製作する。

このようにして形成したＥＥＦＲＯＭのメモリセルは、
第１図（ａ）〜（Ｃ）に示した如くフィールド酸化膜２
５で分離されたｐ型シリコン基板２４の素子領域表面に
、互いに電気的に分離されソースあるいはドレインとし
て用いられるｎ＋型不純物拡散層３５．３６が設けられ
、これらの拡散層３５゜３６間の基板２４表面（チャン
ネル長域）上にゲート酸化膜２６を介して制御ゲート２
７ａ及び浮遊ゲート３３が形成されている。そして、こ
れら制御ゲート２７ａと浮遊ゲート３３との間は比較的
厚い酸化膜２９によって分離されており、この酸化膜２
９の一部は薄い酸化膜３１となっている。

このようなｌｉＩｍのメモリセルにおいては、制御ゲー
ト２７ａと浮遊ゲート３３の分離の大部分を充分に厚い
酸化膜２９によって行なうので、これらのゲート２７ａ
、３３間の言争を小さくできる。

従って、ｎ−１ａｌｌゲート２７ａとｎ＋型不純物拡散
層３６との間に高電圧を印加した場合に、制御ゲート２
７ａと浮遊ゲート３３との間の電位差を確保することが
でき、しかも浮遊ゲート３３に対しては薄い酸化膜３１
の部分を介して電荷の注入、排出を安定に行なうことが
できる。

なお、上記実施例では第８図（ａ）〜（Ｃ）に示した■
稈において、浮遊ゲート３３の周囲を酸化した後にイオ
ン注入を行っているが、イオン注入を行った後に浮遊ゲ
ート３３の周囲を一酸化しても良い。このような方法を
採用することにより、浮遊ゲート３３の周囲を酸化する
ための熱処理とイオン注入された不純物を活性化するた
めの熱処理を兼用させることができる。

［発明の効果］ 以上説明したようにこの発明によれば、高集積化に伴っ
てチャンネル長が短くなっても、情報の誤書込みを防止
できるとともに、情報の読み出し速痘を向上でき、しか
も浮遊ゲートへの電荷の注入、排出の安定化が図れるＥ
ＥＰＲＯＨ等の半導体装置、並びにかかる半導体装置の
製造方法を提供できる。

【図面の簡単な説明】

第１図ないし第８図はそれぞれこの発明の一実施例に係
わる半導体装置及びその製造方法について説明するため
の図、第９図および第１０図はそれぞれ従来の半導体装
置について説明するための図である。 ２４・・・ｐ型シリコン基板（半導体基体）、２５・・
・フィールド酸化膜、２６・・・ゲート酸化膜（第１の
絶縁膜）、２７ａ・・・制御ゲート、２８・・・ＳｉＯ
２膜、２９・・・酸化膜（第２の絶縁膜）３１・・・薄
い酸化膜（第２の絶縁膜）３３・・・浮遊ゲート、３４
・・・酸化膜（第３の絶縁膜）、３５゜３６・・・ｎ＋
型不純物拡散層（第１、第２の拡散領域）。

Claims (2)

【特許請求の範囲】
1. （１）半導体基体の表面領域に互いに分離して設けられ
   、夫々ソースあるいはドレイン領域となる第１、第２の
   拡散領域と、これら第１、第２の拡散領域間のチャンネ
   ル領域上に形成される第１の絶縁膜と、この絶縁膜上の
   前記第２の拡散領域近傍に偏在する制御ゲートと、前記
   絶縁膜上に前記制御ゲートと隣接して設けられ、前記第
   １の拡散領域近傍に偏在する浮遊ゲートと、この浮遊ゲ
   ートと前記制御ゲートとの間に形成され一部が他の部分
   に比べて薄膜化される第２の絶縁膜とを具備することを
   特徴とする半導体装置。
2. （２）半導体基体の表面に第１の絶縁膜を形成する工程
   と、前記絶縁膜上に第１の導電層を形成する工程と、こ
   の導電層上に被覆層を形成する工程と、前記被覆層およ
   び前記導電層を順次パターニングして制御ゲートを形成
   する工程と、この制御ゲートの側面に第２の絶縁膜を形
   成する工程と、この第２の絶縁膜の一部を薄膜化する工
   程と、前記半導体基体の全面に第２の導電層を被覆形成
   する工程と、この第２の導電層を異方性エッチング法を
   用いてエッチングし、前記制御ゲートの側壁に前記第２
   の導電層を残存させる工程と、前記制御ゲートの側壁に
   残存させた第２の導電層を選択的にエッチング除去する
   ことにより、前記制御ゲートの側壁に浮遊ゲートを形成
   する工程と、この浮遊ゲートの周囲に第３の絶縁膜を形
   成する工程と、この第３の絶縁膜の形成前、あるいは後
   に前記制御ゲート及び浮遊ゲートをマスクにして前記半
   導体基体の表面領域に不純物をドープしてソースあるい
   はドレイン領域となる第１、第２の拡散領域を形成する
   工程とを具備することを特徴とする半導体装置の製造方
   法。