JP3150093B2 - 不揮発性メモリ及びその製造方法 - Google Patents
不揮発性メモリ及びその製造方法Info
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Description
らに詳しくはフローティングゲートを有するMOSスタ
ックトゲート型の書き換え可能な不揮発性メモリ及びそ
の製造方法に関する。
揮発性)をもつメモリのうち、電気的に書き込み・消去
動作が可能で、一括消去が行えるメモリとしてフラッシ
ュメモリがある。図2は、従来のフラッシュメモリのメ
モリセル断面図を示す。図2において、101はシリコ
ン基板、103はゲート酸化膜、104はフローティン
グゲート(FG)電極、105は電極間絶縁膜、106
はコントロールゲート電極、107はドレイン領域、1
08はソース領域、(W)はゲート酸化膜厚、(L2)
はFG端部からソース領域表面までの距離を示す。
板101表面に設けられた1つのEEPROMからな
る。このEEPROMは、N型ソース領域108とN型
ドレイン領域107とに挟まれたチャンネル領域及びゲ
ート酸化膜103とフローティングゲート電極104と
電極間絶縁膜105とコントロールゲート電極106か
ら構成されている。ゲート酸化膜103,フローティン
グゲート電極104,電極間絶縁膜105及びフローテ
ィングゲート電極106は、チャンネル領域上に積層さ
れている。N型ソース領域108及びN型ドレイン領域
107は、それぞれコントルールゲート電極106に自
己整合的にP型シリコン基板101表面の素子形成領域
に設けられている。
01表面の縦方向及び横方向(直交する2つの方向)に
それぞれ所要の間隔を有して設けられた格子状の領域か
らなり、この素子形成領域に囲まれた素子分離領域には
フィールド酸化膜が設けられている(図示せず)。コン
トロールゲート電極106はワード線となり、同一のワ
ード線に属するメモリセルのN型ソース領域108は共
通になっている。隣接する2つのN型ソース領域108
の間には、2つのコントロールゲート電極が設けられ、
これら2つのN型ソース領域108の間に設けられた2
つのメモリセルは、1つのN型ドレイン領域107を共
有している。それぞれのN型ドレイン領域107に接続
されるそれぞれのビット線は、ワード線に直交するよう
に設けられている。
ルのコントロールゲート電極106に高電圧(例えば1
2V)を印加し、ビット線を介してそのメモリセルのN
型ドレイン領域107に高電圧(例えば7V)を印加
し、P型シリコン基板101及びN型ソース領域108
を接地した状態で、1ビット毎に行う。このときN型ド
レイン領域107側からホットキャリア(熱い電子)と
して発生したうちの電子が、フローティングゲート電極
104に注入され、書き込み前に低い正の値(例えば2
V)であったメモリセルのVtm(閾値電圧)が、高い
値(例えば7V)になる。
kビット毎に行われる。図2に示したメモリセルでは、
フローティングゲート電極104に蓄積された電子を、
ゲート酸化膜103を介してソース領域108へファウ
ラー・ノードハイム(Fowler-Nordheim) トンネル電流と
して流すことにより消去が行われる。この方法をソース
消去と呼ぶ。これは、コントロールゲート電極106と
P型シリコン基板101を接地電位とし、ソース領域1
08に高電圧を印加して行われ、Vtmを低い正の値に
する。またこの消去動作は、コントロールゲート電極1
06に負電圧(例えば−5V)を印加し、ソース領域1
08に正電圧(例えば+5V),P型シリコン基板10
1に接地電圧を印加することでも行われる。この方法は
ソース・ゲート消去と呼ばれる。
ラッシュメモリでは、書き込み/消去動作が繰り返され
た場合に保持特性が劣化するという問題がある。すなわ
ち上述のような条件の書き込み動作,消去動作を千回か
ら1万回程度の行った後に、書き込み状態(Vtmが高
い)にすると、Vtmが時間と共に減少してしまうよう
になる。これはフローティングゲートの端部で電界集中
が発生するために、消去動作時に電流が局所的に流れ、
この部分の劣化が他の部分の劣化に比べて著しいことが
原因となる。
されたものであり、書き込み/消去動作の繰り返しによ
る保持特性の劣化を抑制できる不揮発性メモリを提供す
ることを目的としている。
は、半導体基板表面に設けられたソース領域及びドレイ
ン領域と、該ソース領域の端部及び該ドレイン領域の端
部に挟まれたチャネル領域と、ゲート酸化膜を介し該ソ
ース領域及びドレイン領域上に延在して該チャネル領域
上に設けられたフローティングゲート電極と、電極間絶
縁膜を介して該フローティングゲート電極上を覆うコン
トロールゲート電極とを有し、前記ドレイン領域から前
記フローティングゲート電極に電子を蓄積し、蓄積され
た電子を前記フローティングゲート電極から前記ソース
領域へ引き抜くことにより、記憶動作及び消去動作を行
うMOSスタックゲート型の書き換え可能な不揮発性メ
モリにおいて、前記フローティングゲートをパターニン
グした後、熱酸化することにより、前記ゲート酸化膜の
厚さを、ソース領域側の前記フローティングゲートの端
部について、チャンネル領域での厚さの3.6倍から
5.5倍の範囲としたことを特徴とする。
は、ソース領域及びドレイン領域が設けられる半導体基
板表面に、ゲート酸化膜を介しフローティングゲート電
極と電極間絶縁膜とコントロールゲート電極とを有し、
前記ドレイン領域から前記フローティングゲート電極に
電子を蓄積し、蓄積された電子を前記フローティングゲ
ート電極から前記ソース領域へ引き抜くことにより、記
憶動作及び消去動作を行うMOSスタックゲート型の書
き換え可能な不揮発性メモリの製造方法において、前記
フローティングゲートをパターニングした後、熱酸化に
より、前記ゲート酸化膜の厚さを、ソース領域側の前記
フローティングゲートの端部について、チャンネル領域
での厚さの3.6倍から5.5倍の範囲とする工程を備
えたことを特徴とする。
は、上述のような構成とすることにより、消去速度の低
下を来さずにフローティングゲートの端部に電界が集中
するのを緩和できるようになる。
を参照して説明する。図1は、本発明の一実施形態を説
明するためのフラッシュメモリのメモリセル断面図を示
す。図1において、101はシリコン基板(半導体基板
とも言う)、103はゲート酸化膜、104はフローテ
ィングゲート(FG)電極、105は電極間絶縁膜、1
06はコントロールゲート電極、107はドレイン領
域、108はソース領域、(W)はゲート酸化膜厚、
(L1)はFG端部からソース領域表面までの距離を示
す。
方位で表面不純物濃度が2×1017cm-3程度のP型シ
リコン基板101表面に設けられた1つのEEPROM
(electrically erasable programmable read only memo
ry) からなる。このEEPROMは、N型ソース領域1
08とN型ドレイン領域107とゲート酸化膜103と
フローティングゲート電極104と電極間絶縁膜105
とコントロールゲート電極106とから構成されてい
る。
成され、その膜厚(W)は11nm程度であり、このゲ
ート酸化膜103の上に、フローティングゲート電極1
04,電極間絶縁膜105及びコントロールゲート電極
106が積層されている。
150nm程度のポリシリコンにリンをドーピングして
形成され、不純物濃度は、1×1020cm-3程度以下と
する。ドーピングの方法は、リンの熱拡散法,リンのイ
オン注入法の何れを用いても良いが、イオン注入法を用
いる場合は、150nmのポリシリコンに対して、5×
1015cm-2程度の注入密度で行う。このときの注入エ
ネルギーは30keV程度である。POCl3 を用いた
リンの熱拡散を用いる場合には、800°Cで10分程
度の条件で行うが、制御性の点からはイオン注入法の方
が好ましい。このフローティングゲート電極104は、
フィールド酸化膜(図示せず)に片側で約0.2μm程
度延在する。
(HTO)による膜厚8nm程度の酸化シリコン膜と、
減圧気相成長法(LPCVD)による膜厚9nm程度の
窒化シリコン膜及びHTOによる膜厚4nm程度の酸化
シリコン膜とが積層された3層絶縁膜で形成される。な
お最上層は、HTOの代わりにLPCVD窒化シリコン
膜を熱酸化した膜でも良い。
及びゲート幅は、どちらも0.8μm程度であり、膜厚
150nm程度のN型ポリシリコン膜と膜厚200nm
程度のタングステンシリサイド膜とを積層して形成され
る。
域107は、それぞれコントロールゲート電極106に
自己整合的にP型シリコン基板101表面の素子形成領
域に設けられる。素子形成領域は、P型シリコン基板1
01表面の縦方向及び横方向(直交する2つの方向)に
それぞれ所要の間隔を有して設けられた格子状の領域か
らなり、この素子形成領域に囲まれた素子分離領域には
フィールド酸化膜(図示せず)が設けられている。
0.4μm弱であり、N型ソース領域108とフローテ
ィングゲート電極104とがオーバーラップする部分は
0.25μm程度である。またN型ドレイン領域107
の接合深さは、0.15μm程度であり、N型ドレイン
領域107とフローティングゲート電極104とがオー
バーラップする部分は0.1μm弱である。
となり、同一のワード線に属するメモリセルのN型ソー
ス領域108は共通になっている。隣接する2つのN型
ソース領域108の間には、2つのコントロールゲート
電極が設けられ、これら2つのN型ソース領域108の
間に設けられた2つのメモリセルは、1つのN型ドレイ
ン領域107を共有している。それぞれのN型ドレイン
領域107に接続されるそれぞれのビット線は、ワード
線に直交するように設けられている。
らソース領域表面までの距離(L1)を、ゲート酸化膜
厚(W)の3.6倍から5.5倍とする(なお図1は全
体の構成を理解し易くするための模式図であり、この部
分を含めて各寸法は正確ではない)。上述のように従来
のフラッシュメモリでは、書き込み/消去動作が繰り返
された場合に保持特性が劣化するという問題がある。こ
れはフローティングゲート電極104の端部で電界集中
が発生するために、消去動作時に電流が局所的に流れ、
この部分の劣化が著しいことが原因である。従って本発
明ではこの部分に生じる電界集中を緩和させるため、F
Gの端部からソース領域表面までの距離(L1)を、ゲ
ート酸化膜厚(W)より大きくしたことを第1の特徴と
する。
の場合に、フローティングゲートの端部からソース領域
表面までの距離(L)を変化させて、保持特性を評価し
た実験結果である。この実験は、128kビットのメモ
リセルに対して、千回の書き込み/消去動作を繰り返し
た後、全てのメモリセルを書き込み状態にし、125°
Cで500時間の保管を行い、128kビットのうち最
も低いVtmを示すメモリセルのVtmを測定したもの
である。図3の縦軸は保管前後のVtmの差の絶対値、
横軸はフローティングゲートの端部からソース領域表面
までの距離(L)である。この距離(L)が40nm以
上になると、Vtmの変化が急激に小さくなり、保守特
性が向上しているのが解る。これはフローティングゲー
ト端部での電界集中が緩和されたことによる効果であ
る。
よって保守特性の劣化を緩和させることができるが、一
方、この距離を大きくし過ぎると書き込み/消去におけ
る消去速度が低下し、デバイスとしての動作が遅くなる
という問題が発生する。図4は、ゲート酸化膜厚(W)
が11nmの場合に、フローティングゲート端部からソ
ース領域表面までの距離(L)を変化させて、メモリセ
ルの消去速度を測定した実験結果である。図4から明ら
かなように、距離(L)が55nm以上では、消去時間
が急激に増大し、55nm以下では消去時間を1秒以内
に収まることが解る。従って本発明では、FGの端部か
らソース領域表面までの距離(L1)を、ゲート酸化膜
厚(W)より5.5倍以上大きくしないことを第2の特
徴とする。すなわち本発明はフローティングゲートの端
部からソース領域表面までの距離(L1)をゲート酸化
膜厚(W)の3.6倍から5.5倍に設定することによ
って、消去速度を低下させずに保持特性の向上を図る構
成とした。
について説明する。先ず(100)の面方位で表面不純
物濃度が2×1017cm-3程度のP型シリコン基板10
1表面の第1の方向に所要の間隔を有し、第2の方向に
延ばして配置された縞状の素子分離領域に、膜厚0.6
μmのLOCOS型のフィールド酸化膜を形成する(図
示せず)。次に、素子分離領域の間の素子形成領域に、
熱酸化により膜厚11nm程度のゲート酸化膜103を
形成する。この素子分離領域の第1の方向の幅は0.8
μmである。
で、ポリシリコン膜を成長させる。そして成長させたポ
リシリコン膜に対して、30keVのエネルギー,5×
1014cm-2の密度でリンのイオン注入を行いN型ポリ
シリコン膜を形成する。次にフォトレジスト膜パターン
をマスクにして異方性エッチングを行い、素子領域全面
を覆い、素子分離領域との重なりが0.2μmとなるよ
うな、第2の方向に延在する島状の形状にN型ポリシリ
コン膜を残す。次にHTOによる膜厚8nm程度の酸化
シリコン膜,LPCVDによる膜厚9nm程度の窒化シ
リコン膜及びPCVD窒化シリコン膜を熱酸化した酸化
シリコン膜が積層された3層絶縁膜を形成する。次に膜
厚150μm程度のポリシリコン膜を成長させた後、リ
ン拡散を行って低抵抗化し、その表面にタングステンシ
リサイドをスパッタして、ポリシリコン/シリサイド膜
を形成する。
して、ポリシリコン/シリサイド膜,3層絶縁膜,N型
ポリシリコン膜を順次異方性エッチングして、コントロ
ールゲート電極106,電極間絶縁膜105,フローテ
ィングゲート電極104を形成する。なおコントロール
ゲート電極を構成する導電体膜は、膜厚も含めてポリシ
リコン/シリサイド膜に限定されるものではない。
より、フォトレジスト膜を除去し、露出した部分のゲー
ト酸化膜103をエッチングした後、コントロールゲー
ト電極104,フローティングゲート電極106の側面
を熱酸化する。このとき本実施形態では、フローティン
グゲートの端部からソース領域表面までの距離(L)
が、ゲート酸化膜厚(W)の3.6倍から5.5倍の距
離L1(実施例では例えば50nm)になるまで熱酸化
を行う。
を行ってソース電極108を形成する。さらに砒素のイ
オン注入と熱処理を行ってドレイン領域107を形成す
る。また、層間絶縁膜,ドレイン領域に対するビット線
コンタクト,ビット線を形成して終了する。
ローティングゲートの端部からソース領域表面までの距
離(L1)をゲート絶縁膜の膜厚(W)の3.6倍から
5.5倍の範囲にすることで、消去速度を低下を抑えな
がら書き込み/消去動作を繰り返した後の保持特性の劣
化を抑制した不揮発性メモリが得られるという効果があ
る。
図である。
ある。
の実験結果を示す図である。
の実験結果を示す図である。
Claims (2)
- 【請求項1】 半導体基板表面に設けられたソース領域
及びドレイン領域と、該ソース領域の端部及び該ドレイ
ン領域の端部に挟まれたチャネル領域と、ゲート酸化膜
を介し該ソース領域及びドレイン領域上に延在して該チ
ャネル領域上に設けられたフローティングゲート電極
と、電極間絶縁膜を介して該フローティングゲート電極
上を覆うコントロールゲート電極とを有し、前記ドレイン領域から 前記フローティングゲート電極に
電子を蓄積し、蓄積された電子を前記フローティングゲ
ート電極から前記ソース領域へ引き抜くことにより、記
憶動作及び消去動作を行うMOSスタックゲート型の書
き換え可能な不揮発性メモリにおいて、前記フローティングゲートをパターニングした後、熱酸
化することにより、 前記ゲート酸化膜の厚さを、ソース
領域側の前記フローティングゲートの端部について、チ
ャンネル領域での厚さの3.6倍から5.5倍の範囲と
したことを特徴とする不揮発性メモリ。 - 【請求項2】 ソース領域及びドレイン領域が設けられ
る半導体基板表面に、ゲート酸化膜を介しフローティン
グゲート電極と電極間絶縁膜とコントロールゲート電極
とを有し、前記ドレイン領域から前記フローティングゲ
ート電極に電子を蓄積し、蓄積された電子を前記フロー
ティングゲート電極から前記ソース領域へ引き抜くこと
により、記憶動作及び消去動作を行うMOSスタックゲ
ート型の書き換え可能な不揮発性メモリの製造方法にお
いて、 前記フローティングゲートをパターニングした後、熱酸
化により、前記ゲート酸化膜の厚さを、ソース領域側の
前記フローティングゲートの端部について、チャンネル
領域での厚さの3.6倍から5.5倍の範囲とする工程
を備えたことを特徴とする不揮発性メモリの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33655397A JP3150093B2 (ja) | 1997-11-21 | 1997-11-21 | 不揮発性メモリ及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33655397A JP3150093B2 (ja) | 1997-11-21 | 1997-11-21 | 不揮発性メモリ及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
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JPH11163170A JPH11163170A (ja) | 1999-06-18 |
JP3150093B2 true JP3150093B2 (ja) | 2001-03-26 |
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ID=18300337
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP33655397A Expired - Fee Related JP3150093B2 (ja) | 1997-11-21 | 1997-11-21 | 不揮発性メモリ及びその製造方法 |
Country Status (1)
Country | Link |
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JP (1) | JP3150093B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3845073B2 (ja) | 2003-05-27 | 2006-11-15 | 株式会社東芝 | 半導体装置 |
-
1997
- 1997-11-21 JP JP33655397A patent/JP3150093B2/ja not_active Expired - Fee Related
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JPH11163170A (ja) | 1999-06-18 |
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