JP3771817B2 - メモリ装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、一般にＥＥＰＲＯＭ（電気的に消去可能なプログラマブル読取り専用メモリ）構造に関し、詳細には、高性能論理または不揮発性ランダム・アクセス・メモリ（ＮＶＲＡＭ）と統合されたＥＥＰＲＯＭメモリ構造に関する。
【０００２】
【従来の技術】
従来のＥＥＰＲＯＭ装置は、一般にプログラム・ゲート、浮遊ゲート、および単一の選択装置ワードラインを含む。製造中、プログラム・ゲートおよび浮遊ゲートは、薄い酸化物トンネル領域に整合しなければならない。また、複数のマスキング・ステップが、浮遊ゲート、プログラム・ゲート、およびソース／ドレインの注入を形成するために必要である。さらに、浮遊ゲートとシリコン基板のＮ型領域の間に位置する酸化物トンネル領域は、浮遊ゲートとシリコン基板の間で電子がトンネリングするのを可能にするように、十分に薄く（例えば、８ナノメートルないし１１ナノメートル）なければならない。
【０００３】
従来のＥＥＰＲＯＭ装置製造の例は、米国特許第５０８１０５４号およびその関連する再発行特許第３５０９４号で見ることができる。
【０００４】
図１を参照すると、従来のＥＥＰＲＯＭ装置１０の消去が、プログラム・ゲート１１に十分な電圧を印加して、電子が、Ｎ型領域１３の上方に位置するトンネル酸化物領域１２をトンネリングすることができるようにすることによって行われる。通常、１５ボルトの電圧が、電子のトンネリングを可能にするのに必要である。さらに、トンネル酸化物１２は、適用されたバイアス条件で電子のトンネリングが発生するできるよう十分に薄くなければならない。
【０００５】
矢印１８によって描くとおり、データ・ノード１３から浮遊ゲート１４にトンネリングする電子は、そこに留まり、浮遊ゲート１４に負の電荷を与える。従来のＥＥＰＲＯＭ装置を消去する標準バイアス条件は、一般に設定ソース１５、ドレイン・ビットライン１６、および接地に設定したワードライン１７を利用する。
【０００６】
従来のＥＥＰＲＯＭは、単一のワードラインのみを有する。というのは、プログラミング操作中に、データ・ノードの分離（ワードライン・ゲートおよび浮遊ゲート１４（すなわち、データ・ノード）、ならびに浮遊ゲート１４の下のその拡張の間での拡散）が、１つのワードラインのみを必要とするからである。消去操作は、ページ・モード（ワードラインごとの）で行われ、分離を必要としない。
【０００７】
従来のＥＥＰＲＯＭは、それを「１」または「０」のいずれかとして、選択的にプログラムする前に、１回の消去操作を必要とする。より詳細には、図２を参照すると、従来のＥＥＰＲＯＭ装置２０が、５ボルトをビットライン２６に印加することによって、「１」にプログラムされる。Ｎ型領域２３のシリコン表面電位は、したがって、５ボルトに固定され、これは、浮遊ゲート２４と基板のＮ型領域２３の間での電子トンネリングを可能にするトンネル酸化物２２にわたる電界を生成するのに、十分である。この操作の後、浮遊ゲート２４は、矢印２８によって描いた浮遊ゲートとＮ型領域２３の間での電子トンネリングの結果、正の電位を有する。
【０００８】
図３を参照すると、ＥＥＰＲＯＭ３０が、電位をビットライン３６に設定し、したがって、Ｎ型領域３３内のシリコン表面電位を０に設定することによって、「０」にプログラムされる。さらに、ソース３５が接地に設定され、プログラム・ゲート３１が、−１０ボルトに設定されて、ワードライン３７が、＋５ボルトに設定される。トンネル酸化物３２にわたる電界は、浮遊ゲート３４とＮ型領域３３の間での電子トンネリングを開始するのには不十分である。この結果、浮遊ゲート３４の電荷は、その消去された値のままである。
【０００９】
ＥＥＰＲＯＭ製造の１つの欠点は、浮遊ゲート、プログラム・ゲート、およびソース／ドレインの注入を形成するのに、複数のマスキングス・テップを使用することである。さらに、従来のＥＥＰＲＯＭ製造では、プログラム・ゲートおよび浮遊ゲートを基板の薄い酸化物トンネル領域に整合しなければならない。こうした追加のステップおよびアラインメントは、従来のＥＥＰＲＯＭ装置の製造に、コストおよび複雑さを追加する。
【００１０】
従来のＥＥＰＲＯＭ装置のさらなる欠点は、従来のＥＥＰＲＯＭメモリ装置を初期に消去するのに、比較的高い電圧、例えば、約１５ボルトを必要とすることである。
【００１１】
従来のＥＥＰＲＯＭ装置の第３の欠点は、プログラム・ゲートに十分な電圧が加えられたとき、電子のトンネリングを可能にする、浮遊ゲートとシリコン基板のＮ型領域の間での薄いトンネル酸化物を製造することが必要なことである。
【００１２】
従来のＥＥＰＲＯＭ装置の第４の欠点は、複数のプログラム／消去サイクルを経過して、浮遊ゲートの酸化物に対して損傷を与える可能性である。この結果、読取り動作中、メモリ・セルの動作に影響を与える可能性がある。
【００１４】
【発明が解決しようとする課題】
従来のＥＥＰＲＯＭ装置の前述の問題および他の問題、不利な点、および欠点を考慮して、本発明は考案され、本発明の目的は、その中でプログラミング中に、浮遊ゲートとプログラム・ゲートの間で電子トンネリングが発生するＥＥＰＲＯＭ装置のための、構造および方法を提供することである。浮遊ゲートとプログラム・ゲートの間の電界は、浮遊ゲートおよびプログラム・ゲートの対向表面上で、シリコン・リッチ酸化物を使用することによって強めることができる。浮遊ゲートとプログラミング・ゲートの間での電子トンネリングの結果、このＥＥＰＲＯＭ装置を消去するのに必要な電圧は、従来のＥＥＰＲＯＭ装置を消去するのに必要な電圧よりも低い。
【００１５】
本発明のさらなる目的は、互いに自己位置合わせされた浮遊ゲートとプログラム・ゲートを有し、これにより、適切なアラインメントを得るのに、追加のマスキング・ステップおよびエッチング・ステップを必要としないＥＥＰＲＯＭ装置を提供することである。
【００１６】
もう１つの目的は、高性能論理（例えば、相補型金属酸化物半導体（ＣＭＯＳ））または不揮発性ランダム・アクセス・メモリ（ＮＶＲＡＭ）および双方向ポリシリコン間ＥＥＰＲＯＭ装置と統合可能なＥＥＰＲＯＭ装置を提供することである。
【００１７】
【課題を解決するための手段】
本発明の一態様によれば、メモリ装置が、シリコン基板上に形成される。このメモリ装置は、浮遊ゲート、プログラム・ゲート、および少なくとも１つの選択装置を含む。メモリ装置のプログラミング中、プログラム・ゲートと浮遊ゲートの間で電子がトンネリングする。
【００１８】
本発明の別の態様によれば、メモリ装置が、シリコン基板上に形成される。このメモリ装置は、浮遊ゲート、プログラム・ゲート、第１選択装置、および第２選択装置を含む。その一形態で、浮遊ゲートは、２つの酸化物層の間にあるアモルファス・ポリシリコンで形成される。
【００１９】
本発明のさらに別の態様によれば、メモリ装置が、ベース・シリコンの層、第１酸化物層、アモルファス・シリコン層、および第２酸化物層を有する基板上に形成される。この方法は、基板上に犠牲層を堆積させることを含む。トレンチは、パターンを入れ、犠牲層を通ってエッチングする。導体をトレンチ内に堆積して、犠牲層を除去する。第３酸化物層を、その導体に隣接して堆積する。少なくとも１つのワードラインを導体に隣接して形成する。この方法の結果、導体は、アモルファス・ポリシリコン層と自己整合される。
【００２０】
本発明は、その別の形態では、プログラム・ゲートおよび浮遊ゲートを有するＥＥＰＲＯＭ装置をプログラミングする方法である。この方法は、少なくとも１つのワードラインを選択的にオンにしたり、オフにしたりすること、およびプログラム・ゲートに電圧を印加して、これにより、プログラム・ゲートと浮遊ゲートの間での電子トンネリングを可能にすることを含む。
【００２１】
【発明の実施の形態】
図面、より詳細には、図４〜図１２を参照すると、本発明による方法および構造の好ましい実施形態が示されている。
【００２２】
図４では、シリコン４０が、その上に熱酸化物４１、アモルファス・ポリシリコン４２、および埋込み酸化物４３を堆積する基板の役割をする。好ましい実施形態では、熱酸化物層４１は６０Åであり、アモルファス・ポリシリコン層４２は５００Åであり、また埋込み酸化物層４３は９０Åである。埋込み酸化物層４３は、８０Åと１００Åの間の範囲にあることが可能である。
【００２３】
浅いトレンチ分離（ＳＴＩ）工程を使用して、開始材料にパターンを入れ、エッチングして、研磨する。窒化物層４４を基板上に、好ましくは、プラズマ化学気相堆積を使用することによって、ほぼ３０００Åの厚さに堆積させる。窒化物層４４は、後続のステップで除去することになる犠牲層の役割をする。
【００２４】
図５を参照すると、トレンチ４５が、窒化物層４４にパターンを入れ、エッチングして、埋込み酸化物層４３上でそれを止めることによって形成される。窒化物層４４にトレンチをパターンとして入れるために、マスクを施す。これは、ＥＥＰＲＯＭセルの形成に必要とされる唯一のマスキング・ステップである。酸化物スペーサ４６を堆積させて、図６に描くとおり、トレンチ４５の側壁に沿って、これにエッチングする。図７を参照すると、シリコン・リッチ酸化物層４７が、酸化物スペーサ４６上に堆積されている。シリコン・リッチ酸化物は、化学量論的にバランスのとれた二酸化シリコンよりも多くのシリコンを含む化学量論からはずれたシリコン酸化物である。一つの好ましい実施形態では、シリコン・リッチ酸化物層４７は、６０Åのシリコン・リッチ酸化物の層と、６０Åの化学量論二酸化シリコンの層と、６０Åのシリコン・リッチ酸化物の層とを含む。上部と底部のシリコン・リッチ層および中間の二酸化シリコン層の好ましい範囲は、５０Åないし１００Åである。
【００２５】
図８および図９を参照すると、原位置ドープされたＮ型ポリシリコン導体４８が、ポリシリコンを堆積させて、窒化物層４４と平らになるように研磨することによって形成されている。窒化物層４４は、当技術分野で知られている従来の技法を使用して、図１０に描くとおり取り除かれ、スタック構造が残る。異方性反応性イオン・エッチングが、アモルファス・シリコン層４２を除去し、希釈したフッ化水素酸が、窒化物層４４の除去（図１０）によって露出したスタック構造の外側の領域で、埋込み酸化物層４３を取り除く。
【００２６】
図１１に示すとおり、ワードライン酸化物４９およびポリシリコン層５０を、酸化物スペーサ４６に隣接するスタック構造のどちらかの側の上に堆積させる。ポリシリコン５０は、ＲＩＥを使用してエッチングする。好ましいワードライン酸化物の厚さは、１２０Åないし２００Åの範囲にある。ワードライン・ポリシリコンの好ましい厚さは、１５００Åないし２０００Åの範囲にある。
【００２７】
図１２を参照すると、ドレイン５１およびソース５２が注入される。ケイ化物をポリシリコン５０上に、従来の工程によって窒化物スペーサ５３を形成した後、シリコン基板上のドレイン５１とソース５２の拡散とともに、形成することができる。プログラム・ゲート接触子５４を導体４８に形成する。ワードライン５５、５６が、選択装置の役割をする。浮遊ゲート５７は、プログラム・ゲート導体４８の下の酸化物層４１と４３の間に形成されたアモルファス・ポリシリコン４２を含む。
【００２８】
図４〜図１２で描き、前記の方法で説明したＥＥＰＲＯＭ装置内では、プログラム・ゲート導体４８および浮遊ゲート５７が、トレンチ４５内および埋込み酸化物４３上に形成されるため、プログラム・ゲート導体４８は、浮遊ゲート５７および埋込み酸化物４３と自己整合される。この結果、本発明は、プログラム・ゲート導体４８を浮遊ゲート５７および／または埋込み酸化物４３と適切に整合するマスキング・ステップおよびエッチングを必要としない。
【００２９】
さらに、本ＥＥＦＲＯＭ装置は、２つの選択装置、すなわち、メモリ装置に隣接して（すなわち、そのどちらかの側に沿って）形成されたワードライン５５および５６を用意する。さらに、ワードライン５５および５６が、導体４８に隣接して、その反対側に形成されるので、本ＥＥＰＲＯＭ装置は、２つの選択装置を組み込むのに必要な従来のＥＥＰＲＯＭのサイズと比較して、２つの選択装置を備えたＥＥＰＲＯＭ装置の小型化を準備する。
【００３０】
さらに、プログラミング中、電子が、浮遊ゲート５７とプログラム・ゲート４８（従うべきプログラミング方法）でトンネリングする。従来のＥＥＰＲＯＭ装置とは異なり、本発明のＥＥＰＲＯＭ装置は、浮遊ゲート５７とシリコン基板４０の間での電子トンネリングを有さない。浮遊ゲート５７とプログラム・ゲート４８の間の電界は、浮遊ゲートとプログラム・ゲートの対向表面上でシリコン・リッチ酸化物を使用することによって、強められる。この結果、プログラム・ゲート４８からの、酸化物層４３を介する浮遊ゲートへの電子移動を提供するために必要な電圧は、浮遊ゲート装置ＭＯＳ誘電体としての化学量論二酸化シリコンの要件のために、電界の強化が可能ではなく、シリコン基板上のＮ型領域１３からの、トンネル酸化物１２を介する浮遊ゲート１４への電子トンネリングを提供するのに、従来のＥＥＰＲＯＭ装置１０内（図１）で必要な、電位よりも低い。
【００３１】
浮遊ゲート・ポリシリコン５７とプログラム・ゲート４８ポリシリコンの間でのシリコン・リッチ酸化物の結果、従来のＥＥＰＲＯＭ装置１０と比較して、本ＥＥＰＲＯＭ装置を消去およびプログラムするのに必要な電位は、低くなっている。
【００３２】
さらに、本ＥＥＰＲＯＭ装置のプログラム／消去機能中、浮遊ゲート５７から浮遊ゲート酸化物（すなわち、熱酸化物４１）を介してではなく、導体４８のアモルファス・ポリシリコンと浮遊ゲート５７の間で電子がトンネリングするため、電子のトンネリングが、浮遊ゲート装置としての役割もする浮遊ゲート酸化物に損傷を与える可能性がない。
【００３３】
次に、図１３〜図１５を参照すると、ＥＥＰＲＯＭ装置が、消去されて、「０」または「１」としてプログラムされる。特に図１３を参照すると、ＥＥＰＲＯＭ５００を消去するバイアス条件が描かれている。シリコン・リッチ酸化物層５４８にわたる電界は、矢印５２８で描いたとおり、プログラム・ゲート５５４のシリコン・リッチ酸化物５４８から埋込み酸化物５４３を介して、浮遊ゲート５７に電子がトンネリングするのを可能にするのに十分である。
【００３４】
ソース５１５、ドレイン／ビットライン５１６、ワードライン５５５、およびワードライン５５６を接地に設定する。プログラム・ゲート５５４に印加する電位は、１２ボルトである。消去操作でこれらのバイアス条件を使用して、浮遊ゲート５５７が、負の正味電荷を得る。これらのバイアス条件の下で、浮遊ゲート・チャネル領域５６０内のシリコン基板は、蓄積中である。図１７で、等価のコンデンサンス回路を描いている。
【００３５】
シリコン・リッチ酸化物５４８を介する電子トンネリングを開始するために必要な電界を得るために、プログラム・ゲート−浮遊ゲート間コンデンサンス（ＣＩ）、および浮遊ゲート−シリコン間コンデンサンス（Ｃｏｘ）を下記のとおり調整しなければならない。
【００３６】
図１７を参照すると、Ｖｐｇは、プログラム・ゲート（ＰＧ）に印加する電圧である、。Ｖ１は、Ｃ１にわたる電圧である。Ｃ１は、プログラム・ゲート（ＰＧ）−浮遊ゲート（ＦＧ）間コンデンサである。Ｃｏｘは、ＦＧ−シリコン間コンデンサである。Ｖｏｘは、Ｃｏｘにわたる電圧である。
【００３７】
例示の目的でのみ、本ＥＥＰＲＯＭ装置を消去する（すなわち、トンネリングが発生する）ための条件は、Ｖ１＞６．０Ｖである。
Ｖ１＞６Ｖである場合、
【数１】
は、
【数２】
または
Ｃｏｘ＞Ｃ１であることを必要とする。
【００３８】
Ｃｏｘ＞Ｃ１かつＶｇｐ＝１２Ｖである場合、Ｃ１にわたる電圧低下は、＞６Ｖであり、電子トンネリングが発生し得る。この例は、Ｖ１＞Ｖがトンネリングを開始することを必要とするが、これは、本発明によるすべてのＥＥＰＲＯＭ装置で、必ずしも該当せず、したがって、本ＥＥＰＲＯＭ装置の限界であると解釈すべきではない。シリコン・リッチ酸化物にわたって蓄積された電界は、トンネリングを開始するのに十分なだけ高い。
【００３９】
次に図１４を参照すると、浮遊ゲート６５７とプログラム・ゲート６５４の間での電子トンネリングは、存在しない。この結果、浮遊ゲート６５７は、消去処理中に生成されたその負の正味電荷を保持する。「０」をＥＥＰＲＯＭにプログラムして入れるため、バイアス条件は、接地に設定したソース６１５およびワードライン６５６、＋１２ボルトに設定したプログラム・ゲート６５４、＋１．８ボルトに設定したワードライン６５５、および＋１．８ボルトに設定したドレイン／ビットライン６１６である。
【００４０】
したがって、ワードライン６５５は、オフ条件である。ワードライン６５５装置オフにすると、浮遊ゲート６５７下の領域６６０は、深い空乏となる。この空乏領域６６０にわたる電圧低下は、シリコン・リッチ酸化物６４８にわたる電界が、十分に大きくなって電子トンネリングを開始させるのを防止する。したがって、浮遊ゲート６５７上の電荷は、その消去された値に留まることになる。プログラム「０」条件に対する等価のコンデンサンス回路を図１８に描いていおり、そこでは、深い空乏６６０が、浮遊ゲート酸化物コンデンサンスＣｏｘと直列になっている大容量コンデンサＣｂｕｌｋによって表されている。
【００４１】
例示の目的でのみ、「０」をＥＥＰＲＯＭ装置６００にプログラムして入れる（すなわち、トンネリングなし）ための条件は、Ｖ１＜６．０Ｖである。
【００４２】
ＣｏｘとＣｂｕｌｋの直列結合は、下記の式で表すことができる。
【数３】
ただし、
【数４】
電子トンネリングが発生しないためには、
【数５】
Ｖｐｇ＝１２Ｖの場合、トンネリングが発生しないための条件は、下記のとおり記述することができる。
【数６】
【００４３】
Ｃ＜Ｃ１かつＶｇｐ＝１２Ｖの場合、Ｃ１にわたる電圧低下は、＜６Ｖであり、電子トンネリングは、発生しない。直列のコンデンサンス（Ｃ）およびＣ１は、シリコン表面が深い空乏状態にあるとき、シリコン・リッチ酸化物にわたる電界が、トンネリングを開始させるのに十分なほど高くならないように調整する。Ｃ＜Ｃ１のための要件は、容易に得られる。というのは、空乏状態で、コンデンサンスＣｂｕｌｋは、一般にＣｏｘのそれの約２０％であり、これがＣの値に優るからである。
【００４４】
この例は、いつ電子トンネリングが発生しないことになるかを明示するために、Ｖ１＞Ｖ６を使用するが、これは、例としての目的のためだけのものであり、いかなる意味でも、本ＥＥＰＲＯＭ装置の限界として解釈すべきではない。
【００４５】
次に、図１５を参照すると、「１」をプログラムするためのバイアス条件が描かれている。ソース７１５およびワードライン７５６は、接地に設定する。１２ボルトの電位をプログラム・ゲート７５４に印加して、１．８ボルトの電位をワードライン７５５に印加する。ドレイン／ビットライン７１６は、０ボルトに設定する。これらのバイアス条件を使用して、ワードライン７５５および浮遊ゲート・プレート７６０（すなわち、浮遊ゲート７５７の下の領域）を反転する。シリコン・リッチ酸化物層７４８にわたる電界は、矢印７２８によって描くとおり、浮遊ゲート７５７とプログラム・ゲート７５４の間での電子トンネリングを開始させるのに十分なだけ高い。浮遊ゲート７５７上の負の正味電荷（浮遊ゲート・プレート７６０の電荷状態（すなわち、消去操作の後の領域５６０（図１３））が排出されて、浮遊ゲート・プレート７６０上の電荷は、中性状態またはわずかに正の状態に戻る。これが発生するための条件は、前述した消去条件に対するものと同一である（すなわち、Ｃ１＜Ｃｏｘ）。プログラム「１」バイアス条件のための等価のコンデンサンス回路を図１９（下記で説明する）に描いている。
【００４６】
図１６を参照すると、ＥＥＰＲＯＭ装置８００のプログラム状態の間で区別を行うのに、ビットライン８１６の電位を使用することができる。ビットライン電位が、図１６に描くとおり、正である場合、ＥＥＰＲＯＭ装置８００は、「０」である。この「０」の場合、浮遊ゲートは、図１４で記載するプログラミング操作の結果、何も電荷を記憶しないか、または負の電荷を記憶し、浮遊ゲートがオフになる。ただし、ビットラインが０の電圧であるとき（図１５）、ＥＥＰＲＯＭ装置７００は、「１」である。この「１」の場合、浮遊ゲートは、図１５に関連して説明したプログラミング操作の結果、正の電荷を記憶する。
【００４７】
本発明のＥＥＰＲＯＭ装置は、従来のＥＥＰＲＯＭ装置に優る特徴および利点を提供する。図４〜図１２に記載の方法を使用して、プログラム・ゲート５４および浮遊ゲート４８が、自己整合される。この結果、本発明のＥＥＰＲＯＭ装置は、プログラム・ゲート５４を浮遊ゲート５７と適切に整合するのに、マスキング・ステップおよびエッチングを必要としない。
【００４８】
このＥＥＰＲＯＭ装置の第２の利点は、２つの選択装置、すなわち、メモリ装置に隣接して（すなわち、そのいずれかの側に沿って）形成されたワードライン５５および５６を有していることである。この結果、２つの自己整合した選択装置をメモリ装置のそれぞれの側に１つずつ提供することにより、本ＥＥＰＲＯＭ設計によって小型化が強化される。２つのワードラインの使用が、復号化を容易にするために、プログラミング操作中および消去操作中、メモリ・セル内のメモリ・セルを完全に分離する。
【００４９】
本ＥＥＰＲＯＭ装置の第３の利点は、プログラミング中、浮遊ゲート５５７とプログラム・ゲート５５４の間で、電子がトンネリングすることである（図１３）。従来のＥＥＰＲＯＭ装置とは異なり、本発明のＥＥＰＲＯＭ装置は、浮遊ゲート５７とシリコン基板４０の間での電子トンネリングを有さない。プログラム・ゲート５５４からの、酸化物層５４３を介する浮遊ゲート５５７への電子移動（図１３）を提供するのに必要な電圧は、シリコン基板にあるＮ型領域１３からの、トンネル酸化物１２を介する浮遊ゲート１４への電子トンネリング（図１）を提供するのに、従来のＥＥＰＲＯＭ装置内で必要な電位よりも低い。この結果、従来のＥＥＰＲＯＭ装置と比較して、本ＥＥＰＲＯＭ装置を消去するのに必要な電位は、低くなっている。
【００５０】
本ＥＥＰＲＯＭ装置の第４の利点は、プログラム／消去操作中に浮遊ゲート酸化物（例えば、熱酸化物４１（図９））に与える可能性のある損傷の回避である。プログラム／消去機能の最中に、電子は、浮遊ゲート酸化物を介してではなく、導体４８のアモルファス・ポリシリコンから浮遊ゲート５７にトンネリングするので、本ＥＥＰＲＯＭ装置は、浮遊ゲート酸化物（すなわち、熱酸化物４１）に損傷を与える可能性を回避する。
【００５１】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００５２】
（１）シリコン基板上に形成されたメモリ装置であって、
浮遊ゲートと、
プログラム・ゲートと、
前記浮遊ゲートおよび前記プログラム・ゲートに自己整合した少なくとも１つの選択装置を含み、
メモリ装置プログラミング中、電子が、前記プログラム・ゲートと前記浮遊ゲートの間でトンネリングするメモリ装置。
（２）前記浮遊ゲートが、２つの酸化物層の間に形成されたアモルファス・ポリシリコン層を含む上記（１）に記載のメモリ装置。
（３）前記プログラム・ゲートが、シリコン・リッチ酸化物層の間に形成されたポリシリコン膜を含む上記（１）に記載のメモリ装置。
（４）第２選択装置をさらに含む上記（１）に記載のメモリ装置。
（５）シリコン基板上に形成されたメモリ装置であって、前記メモリ装置が、
浮遊ゲートと、
プログラム・ゲートと、
第１選択装置と第２選択装置とを含み、前記第１選択装置および前記第２選択装置が、両方とも、前記浮遊ゲートおよび前記プログラム・ゲートに自己整合されているメモリ装置。
（６）前記浮遊ゲートが、２つの酸化物層の間に形成されたアモルファス・ポリシリコン層を含む上記（５）に記載のメモリ装置。
（７）前記プログラム・ゲートが、シリコン・リッチ酸化物層の間に形成されたポリシリコン膜を含む上記（５）に記載のメモリ装置。
（８）前記第１選択装置および前記第２選択装置が、第１ワードラインおよび第２ワードラインをそれぞれ含む上記（５）に記載のメモリ装置。
（９）ＥＥＰＲＯＭ装置をベース・シリコンの層と、第１酸化物層と、アモルファス・シリコン層と、第２酸化物層とを有する基板上に形成する方法であって、
犠牲層を前記基板上に堆積するステップと、
前記犠牲層を通るトレンチのパターンを入れて、エッチングするステップと
導体を前記トレンチに堆積するステップと、
前記犠牲層を除去するステップと、
前記導体に隣接して第３酸化物層を堆積するステップと、
前記導体に隣接して少なくとも１つのワードラインを形成するステップとを含み、
前記導体が、前記アモルファス・ポリシリコンと自己整合される方法。
（１０）犠牲層を除去することによって露出したアモルファス・ポリシリコン層をエッチングするステップをさらに含む上記（９）に記載の方法。
（１１）導体を堆積する前記ステップの前に、トレンチの壁の上に酸化物スペーサを堆積してエッチングするステップと、酸化物スペーサ上にシリコン・リッチ層を堆積してエッチングするステップとをさらに含む上記（９）に記載の方法。
（１２）犠牲層まで導体を研磨するステップをさらに含む上記（９）に記載の方法。
（１３）導体に隣接して少なくとも１つのワードラインを形成するステップが、少なくとも２つのワードライン装置を形成するステップを含む上記（９）に記載の方法。
（１４）プログラム・ゲートおよび浮遊ゲートを有するＥＥＰＲＯＭ装置をプログラムする方法であって、
少なくとも１つのワードラインを選択的にオンにしたり、オフにしたりするステップと、
プログラム・ゲートに電圧を印加して、これにより、前記プログラム・ゲートと前記浮遊ゲートの間での電子トンネリングを可能にするステップとを含む方法。
（１５）電圧を印加するステップが、プログラム・ゲートから浮遊ゲートへの電子トンネリングを可能にするのに十分な電圧を印加するステップを含む上記（１４）に記載の方法。
（１６）前記電圧が、約−１２ボルトである上記（１５）に記載の方法。
（１７）電圧を印加するステップが、浮遊ゲートからプログラム・ゲートへの電子トンネリングを可能にするのに十分な電圧を印加するステップを含む上記（１５）に記載の方法。
（１８）前記電圧が、約１２ボルトである上記（１５）に記載の方法。
【図面の簡単な説明】
【図１】消去処理中の従来のＥＥＰＲＯＭ装置を示す概略図である。
【図２】「１」をプログラミング中の従来のＥＥＰＲＯＭ装置を示す概略図である。
【図３】「０」をプログラミング中の従来のＥＥＰＲＯＭ装置を示す概略図である。
【図４】本発明の一態様による、ＥＥＰＲＯＭ装置を形成するための工程を描く概略図であって、浅いトレンチ分離および厚い窒化物層堆積後を描く図である。
【図５】本発明の一態様による、ＥＥＰＲＯＭ装置を形成するための工程を描く概略図であって、窒化物反応性イオン・エッチングおよびトレンチ形成を描く図である。
【図６】本発明の一態様による、ＥＥＰＲＯＭ装置を形成するための工程を描く概略図であって、酸化物スペーサの堆積およびエッチングを描く図である。
【図７】本発明の一態様による、ＥＥＰＲＯＭ装置を形成するための工程を描く概略図であって、シリコン・リッチ酸化物の堆積を描く図である。
【図８】本発明の一態様による、ＥＥＰＲＯＭ装置を形成するための工程を描く概略図であって、プログラム・ゲート・ポリシリコン・プラグ堆積を描く図である。
【図９】本発明の一態様による、ＥＥＰＲＯＭ装置を形成するための工程を描く概略図であって、厚い窒化物層の除去後を描く図である。
【図１０】本発明の一態様による、ＥＥＰＲＯＭ装置を形成するための工程を描く概略図であって、アモルファス・ポリシリコンを除去するエッチングを描く図である。
【図１１】本発明の一態様による、ＥＥＰＲＯＭ装置を形成するための工程を描く概略図であって、ワードライン・スペーサ形成を描く図である。
【図１２】本発明の一態様による、ＥＥＰＲＯＭ装置を形成するための工程を描く概略図であって、ソース／ドレイン注入を描く図である。
【図１３】本発明の一態様による、ＥＥＰＲＯＭのＥＥＰＲＯＭ消去を描く図である。
【図１４】本発明の一態様による、ＥＥＰＲＯＭのための「０」をプログラミングする条件を描く図である。
【図１５】本発明の一態様による、ＥＥＰＲＯＭのための「１」をプログラミングする条件を描く図である。
【図１６】ＥＥＰＲＯＭセル状態を感知するためのビットライン電流差動の使用を描く図である。
【図１７】本発明のＥＥＰＲＯＭ装置を消去するための接続図である。
【図１８】本発明のＥＥＰＲＯＭ装置に「０」をプログラミングするための接続図である。
【図１９】本発明のＥＥＰＲＯＭ装置に「１」をプログラミングするための接続図である。
【符号の説明】
１０ ＥＥＰＲＯＭ装置
１１ プログラム・ゲート
１２ トンネル酸化物領域
１３ Ｎ型領域
１４ 浮遊ゲート
１５ ソース
１６ ドレイン・ビットライン
１７ ワードライン
１８ 矢印
２０ ＥＥＰＲＯＭ装置
２２ トンネル酸化物
２３ Ｎ型領域
２４ 浮遊ゲート
２６ ビットライン
２８ 矢印
３０ ＥＥＰＲＯＭ装置
３１ プログラム・ゲート
３２ トンネル酸化物
３３ Ｎ型領域
３４ 浮遊ゲート
３５ ソース
３６ ビットライン
３７ ワードライン
４０ シリコン基板
４１ 熱酸化物
４２ アモルファス・ポリシリコン層
４３ 埋込み酸化物
４４ 窒化物層
４５ トレンチ
４６ 酸化物スペーサ
４７ シリコン・リッチ酸化物層
４８ 導体
４９ 酸化物
５０ ポリシリコン層
５１ ドレイン
５２ ソース
５３ 窒化物スペーサ
５４ プログラム・ゲート接触子
５５、５６ ワードライン
５７ 浮遊ゲート
５００ ＥＥＰＲＯＭ装置
５１５ ソース
５１６ ドレイン／ビットライン
５２８ 矢印
５４３ 埋込み酸化物
５４８ シリコン・リッチ酸化物層
５５４ プログラム・ゲート
５５５、５５６ ワードライン
５５７ 浮遊ゲート
６００ ＥＥＰＲＯＭ装置
６１５ ソース
６１６ ドレイン／ビットライン
６４８ シリコン・リッチ酸化物
６５４ プログラム・ゲート
６５５、６５６ ワードライン
６５７ 浮遊ゲート
６６０ 空乏領域
７００ ＥＥＰＲＯＭ装置
７１５ ソース
７１６ ドレイン／ビットライン
７２８ 矢印
７４８ シリコン・リッチ酸化物層
７５４ プログラム・ゲート
７５５、７５６ ワードライン
７５７ 浮遊ゲート
７６０ 浮遊ゲート・プレート
８００ ＥＥＰＲＯＭ装置
８１６ ビットライン
【発明の属する技術分野】
本発明は、一般にＥＥＰＲＯＭ（電気的に消去可能なプログラマブル読取り専用メモリ）構造に関し、詳細には、高性能論理または不揮発性ランダム・アクセス・メモリ（ＮＶＲＡＭ）と統合されたＥＥＰＲＯＭメモリ構造に関する。
【０００２】
【従来の技術】
従来のＥＥＰＲＯＭ装置は、一般にプログラム・ゲート、浮遊ゲート、および単一の選択装置ワードラインを含む。製造中、プログラム・ゲートおよび浮遊ゲートは、薄い酸化物トンネル領域に整合しなければならない。また、複数のマスキング・ステップが、浮遊ゲート、プログラム・ゲート、およびソース／ドレインの注入を形成するために必要である。さらに、浮遊ゲートとシリコン基板のＮ型領域の間に位置する酸化物トンネル領域は、浮遊ゲートとシリコン基板の間で電子がトンネリングするのを可能にするように、十分に薄く（例えば、８ナノメートルないし１１ナノメートル）なければならない。
【０００３】
従来のＥＥＰＲＯＭ装置製造の例は、米国特許第５０８１０５４号およびその関連する再発行特許第３５０９４号で見ることができる。
【０００４】
図１を参照すると、従来のＥＥＰＲＯＭ装置１０の消去が、プログラム・ゲート１１に十分な電圧を印加して、電子が、Ｎ型領域１３の上方に位置するトンネル酸化物領域１２をトンネリングすることができるようにすることによって行われる。通常、１５ボルトの電圧が、電子のトンネリングを可能にするのに必要である。さらに、トンネル酸化物１２は、適用されたバイアス条件で電子のトンネリングが発生するできるよう十分に薄くなければならない。
【０００５】
矢印１８によって描くとおり、データ・ノード１３から浮遊ゲート１４にトンネリングする電子は、そこに留まり、浮遊ゲート１４に負の電荷を与える。従来のＥＥＰＲＯＭ装置を消去する標準バイアス条件は、一般に設定ソース１５、ドレイン・ビットライン１６、および接地に設定したワードライン１７を利用する。
【０００６】
従来のＥＥＰＲＯＭは、単一のワードラインのみを有する。というのは、プログラミング操作中に、データ・ノードの分離（ワードライン・ゲートおよび浮遊ゲート１４（すなわち、データ・ノード）、ならびに浮遊ゲート１４の下のその拡張の間での拡散）が、１つのワードラインのみを必要とするからである。消去操作は、ページ・モード（ワードラインごとの）で行われ、分離を必要としない。
【０００７】
従来のＥＥＰＲＯＭは、それを「１」または「０」のいずれかとして、選択的にプログラムする前に、１回の消去操作を必要とする。より詳細には、図２を参照すると、従来のＥＥＰＲＯＭ装置２０が、５ボルトをビットライン２６に印加することによって、「１」にプログラムされる。Ｎ型領域２３のシリコン表面電位は、したがって、５ボルトに固定され、これは、浮遊ゲート２４と基板のＮ型領域２３の間での電子トンネリングを可能にするトンネル酸化物２２にわたる電界を生成するのに、十分である。この操作の後、浮遊ゲート２４は、矢印２８によって描いた浮遊ゲートとＮ型領域２３の間での電子トンネリングの結果、正の電位を有する。
【０００８】
図３を参照すると、ＥＥＰＲＯＭ３０が、電位をビットライン３６に設定し、したがって、Ｎ型領域３３内のシリコン表面電位を０に設定することによって、「０」にプログラムされる。さらに、ソース３５が接地に設定され、プログラム・ゲート３１が、−１０ボルトに設定されて、ワードライン３７が、＋５ボルトに設定される。トンネル酸化物３２にわたる電界は、浮遊ゲート３４とＮ型領域３３の間での電子トンネリングを開始するのには不十分である。この結果、浮遊ゲート３４の電荷は、その消去された値のままである。
【０００９】
ＥＥＰＲＯＭ製造の１つの欠点は、浮遊ゲート、プログラム・ゲート、およびソース／ドレインの注入を形成するのに、複数のマスキングス・テップを使用することである。さらに、従来のＥＥＰＲＯＭ製造では、プログラム・ゲートおよび浮遊ゲートを基板の薄い酸化物トンネル領域に整合しなければならない。こうした追加のステップおよびアラインメントは、従来のＥＥＰＲＯＭ装置の製造に、コストおよび複雑さを追加する。
【００１０】
従来のＥＥＰＲＯＭ装置のさらなる欠点は、従来のＥＥＰＲＯＭメモリ装置を初期に消去するのに、比較的高い電圧、例えば、約１５ボルトを必要とすることである。
【００１１】
従来のＥＥＰＲＯＭ装置の第３の欠点は、プログラム・ゲートに十分な電圧が加えられたとき、電子のトンネリングを可能にする、浮遊ゲートとシリコン基板のＮ型領域の間での薄いトンネル酸化物を製造することが必要なことである。
【００１２】
従来のＥＥＰＲＯＭ装置の第４の欠点は、複数のプログラム／消去サイクルを経過して、浮遊ゲートの酸化物に対して損傷を与える可能性である。この結果、読取り動作中、メモリ・セルの動作に影響を与える可能性がある。
【００１４】
【発明が解決しようとする課題】
従来のＥＥＰＲＯＭ装置の前述の問題および他の問題、不利な点、および欠点を考慮して、本発明は考案され、本発明の目的は、その中でプログラミング中に、浮遊ゲートとプログラム・ゲートの間で電子トンネリングが発生するＥＥＰＲＯＭ装置のための、構造および方法を提供することである。浮遊ゲートとプログラム・ゲートの間の電界は、浮遊ゲートおよびプログラム・ゲートの対向表面上で、シリコン・リッチ酸化物を使用することによって強めることができる。浮遊ゲートとプログラミング・ゲートの間での電子トンネリングの結果、このＥＥＰＲＯＭ装置を消去するのに必要な電圧は、従来のＥＥＰＲＯＭ装置を消去するのに必要な電圧よりも低い。
【００１５】
本発明のさらなる目的は、互いに自己位置合わせされた浮遊ゲートとプログラム・ゲートを有し、これにより、適切なアラインメントを得るのに、追加のマスキング・ステップおよびエッチング・ステップを必要としないＥＥＰＲＯＭ装置を提供することである。
【００１６】
もう１つの目的は、高性能論理（例えば、相補型金属酸化物半導体（ＣＭＯＳ））または不揮発性ランダム・アクセス・メモリ（ＮＶＲＡＭ）および双方向ポリシリコン間ＥＥＰＲＯＭ装置と統合可能なＥＥＰＲＯＭ装置を提供することである。
【００１７】
【課題を解決するための手段】
本発明の一態様によれば、メモリ装置が、シリコン基板上に形成される。このメモリ装置は、浮遊ゲート、プログラム・ゲート、および少なくとも１つの選択装置を含む。メモリ装置のプログラミング中、プログラム・ゲートと浮遊ゲートの間で電子がトンネリングする。
【００１８】
本発明の別の態様によれば、メモリ装置が、シリコン基板上に形成される。このメモリ装置は、浮遊ゲート、プログラム・ゲート、第１選択装置、および第２選択装置を含む。その一形態で、浮遊ゲートは、２つの酸化物層の間にあるアモルファス・ポリシリコンで形成される。
【００１９】
本発明のさらに別の態様によれば、メモリ装置が、ベース・シリコンの層、第１酸化物層、アモルファス・シリコン層、および第２酸化物層を有する基板上に形成される。この方法は、基板上に犠牲層を堆積させることを含む。トレンチは、パターンを入れ、犠牲層を通ってエッチングする。導体をトレンチ内に堆積して、犠牲層を除去する。第３酸化物層を、その導体に隣接して堆積する。少なくとも１つのワードラインを導体に隣接して形成する。この方法の結果、導体は、アモルファス・ポリシリコン層と自己整合される。
【００２０】
本発明は、その別の形態では、プログラム・ゲートおよび浮遊ゲートを有するＥＥＰＲＯＭ装置をプログラミングする方法である。この方法は、少なくとも１つのワードラインを選択的にオンにしたり、オフにしたりすること、およびプログラム・ゲートに電圧を印加して、これにより、プログラム・ゲートと浮遊ゲートの間での電子トンネリングを可能にすることを含む。
【００２１】
【発明の実施の形態】
図面、より詳細には、図４〜図１２を参照すると、本発明による方法および構造の好ましい実施形態が示されている。
【００２２】
図４では、シリコン４０が、その上に熱酸化物４１、アモルファス・ポリシリコン４２、および埋込み酸化物４３を堆積する基板の役割をする。好ましい実施形態では、熱酸化物層４１は６０Åであり、アモルファス・ポリシリコン層４２は５００Åであり、また埋込み酸化物層４３は９０Åである。埋込み酸化物層４３は、８０Åと１００Åの間の範囲にあることが可能である。
【００２３】
浅いトレンチ分離（ＳＴＩ）工程を使用して、開始材料にパターンを入れ、エッチングして、研磨する。窒化物層４４を基板上に、好ましくは、プラズマ化学気相堆積を使用することによって、ほぼ３０００Åの厚さに堆積させる。窒化物層４４は、後続のステップで除去することになる犠牲層の役割をする。
【００２４】
図５を参照すると、トレンチ４５が、窒化物層４４にパターンを入れ、エッチングして、埋込み酸化物層４３上でそれを止めることによって形成される。窒化物層４４にトレンチをパターンとして入れるために、マスクを施す。これは、ＥＥＰＲＯＭセルの形成に必要とされる唯一のマスキング・ステップである。酸化物スペーサ４６を堆積させて、図６に描くとおり、トレンチ４５の側壁に沿って、これにエッチングする。図７を参照すると、シリコン・リッチ酸化物層４７が、酸化物スペーサ４６上に堆積されている。シリコン・リッチ酸化物は、化学量論的にバランスのとれた二酸化シリコンよりも多くのシリコンを含む化学量論からはずれたシリコン酸化物である。一つの好ましい実施形態では、シリコン・リッチ酸化物層４７は、６０Åのシリコン・リッチ酸化物の層と、６０Åの化学量論二酸化シリコンの層と、６０Åのシリコン・リッチ酸化物の層とを含む。上部と底部のシリコン・リッチ層および中間の二酸化シリコン層の好ましい範囲は、５０Åないし１００Åである。
【００２５】
図８および図９を参照すると、原位置ドープされたＮ型ポリシリコン導体４８が、ポリシリコンを堆積させて、窒化物層４４と平らになるように研磨することによって形成されている。窒化物層４４は、当技術分野で知られている従来の技法を使用して、図１０に描くとおり取り除かれ、スタック構造が残る。異方性反応性イオン・エッチングが、アモルファス・シリコン層４２を除去し、希釈したフッ化水素酸が、窒化物層４４の除去（図１０）によって露出したスタック構造の外側の領域で、埋込み酸化物層４３を取り除く。
【００２６】
図１１に示すとおり、ワードライン酸化物４９およびポリシリコン層５０を、酸化物スペーサ４６に隣接するスタック構造のどちらかの側の上に堆積させる。ポリシリコン５０は、ＲＩＥを使用してエッチングする。好ましいワードライン酸化物の厚さは、１２０Åないし２００Åの範囲にある。ワードライン・ポリシリコンの好ましい厚さは、１５００Åないし２０００Åの範囲にある。
【００２７】
図１２を参照すると、ドレイン５１およびソース５２が注入される。ケイ化物をポリシリコン５０上に、従来の工程によって窒化物スペーサ５３を形成した後、シリコン基板上のドレイン５１とソース５２の拡散とともに、形成することができる。プログラム・ゲート接触子５４を導体４８に形成する。ワードライン５５、５６が、選択装置の役割をする。浮遊ゲート５７は、プログラム・ゲート導体４８の下の酸化物層４１と４３の間に形成されたアモルファス・ポリシリコン４２を含む。
【００２８】
図４〜図１２で描き、前記の方法で説明したＥＥＰＲＯＭ装置内では、プログラム・ゲート導体４８および浮遊ゲート５７が、トレンチ４５内および埋込み酸化物４３上に形成されるため、プログラム・ゲート導体４８は、浮遊ゲート５７および埋込み酸化物４３と自己整合される。この結果、本発明は、プログラム・ゲート導体４８を浮遊ゲート５７および／または埋込み酸化物４３と適切に整合するマスキング・ステップおよびエッチングを必要としない。
【００２９】
さらに、本ＥＥＦＲＯＭ装置は、２つの選択装置、すなわち、メモリ装置に隣接して（すなわち、そのどちらかの側に沿って）形成されたワードライン５５および５６を用意する。さらに、ワードライン５５および５６が、導体４８に隣接して、その反対側に形成されるので、本ＥＥＰＲＯＭ装置は、２つの選択装置を組み込むのに必要な従来のＥＥＰＲＯＭのサイズと比較して、２つの選択装置を備えたＥＥＰＲＯＭ装置の小型化を準備する。
【００３０】
さらに、プログラミング中、電子が、浮遊ゲート５７とプログラム・ゲート４８（従うべきプログラミング方法）でトンネリングする。従来のＥＥＰＲＯＭ装置とは異なり、本発明のＥＥＰＲＯＭ装置は、浮遊ゲート５７とシリコン基板４０の間での電子トンネリングを有さない。浮遊ゲート５７とプログラム・ゲート４８の間の電界は、浮遊ゲートとプログラム・ゲートの対向表面上でシリコン・リッチ酸化物を使用することによって、強められる。この結果、プログラム・ゲート４８からの、酸化物層４３を介する浮遊ゲートへの電子移動を提供するために必要な電圧は、浮遊ゲート装置ＭＯＳ誘電体としての化学量論二酸化シリコンの要件のために、電界の強化が可能ではなく、シリコン基板上のＮ型領域１３からの、トンネル酸化物１２を介する浮遊ゲート１４への電子トンネリングを提供するのに、従来のＥＥＰＲＯＭ装置１０内（図１）で必要な、電位よりも低い。
【００３１】
浮遊ゲート・ポリシリコン５７とプログラム・ゲート４８ポリシリコンの間でのシリコン・リッチ酸化物の結果、従来のＥＥＰＲＯＭ装置１０と比較して、本ＥＥＰＲＯＭ装置を消去およびプログラムするのに必要な電位は、低くなっている。
【００３２】
さらに、本ＥＥＰＲＯＭ装置のプログラム／消去機能中、浮遊ゲート５７から浮遊ゲート酸化物（すなわち、熱酸化物４１）を介してではなく、導体４８のアモルファス・ポリシリコンと浮遊ゲート５７の間で電子がトンネリングするため、電子のトンネリングが、浮遊ゲート装置としての役割もする浮遊ゲート酸化物に損傷を与える可能性がない。
【００３３】
次に、図１３〜図１５を参照すると、ＥＥＰＲＯＭ装置が、消去されて、「０」または「１」としてプログラムされる。特に図１３を参照すると、ＥＥＰＲＯＭ５００を消去するバイアス条件が描かれている。シリコン・リッチ酸化物層５４８にわたる電界は、矢印５２８で描いたとおり、プログラム・ゲート５５４のシリコン・リッチ酸化物５４８から埋込み酸化物５４３を介して、浮遊ゲート５７に電子がトンネリングするのを可能にするのに十分である。
【００３４】
ソース５１５、ドレイン／ビットライン５１６、ワードライン５５５、およびワードライン５５６を接地に設定する。プログラム・ゲート５５４に印加する電位は、１２ボルトである。消去操作でこれらのバイアス条件を使用して、浮遊ゲート５５７が、負の正味電荷を得る。これらのバイアス条件の下で、浮遊ゲート・チャネル領域５６０内のシリコン基板は、蓄積中である。図１７で、等価のコンデンサンス回路を描いている。
【００３５】
シリコン・リッチ酸化物５４８を介する電子トンネリングを開始するために必要な電界を得るために、プログラム・ゲート−浮遊ゲート間コンデンサンス（ＣＩ）、および浮遊ゲート−シリコン間コンデンサンス（Ｃｏｘ）を下記のとおり調整しなければならない。
【００３６】
図１７を参照すると、Ｖｐｇは、プログラム・ゲート（ＰＧ）に印加する電圧である、。Ｖ１は、Ｃ１にわたる電圧である。Ｃ１は、プログラム・ゲート（ＰＧ）−浮遊ゲート（ＦＧ）間コンデンサである。Ｃｏｘは、ＦＧ−シリコン間コンデンサである。Ｖｏｘは、Ｃｏｘにわたる電圧である。
【００３７】
例示の目的でのみ、本ＥＥＰＲＯＭ装置を消去する（すなわち、トンネリングが発生する）ための条件は、Ｖ１＞６．０Ｖである。
Ｖ１＞６Ｖである場合、
【数１】
【数２】
Ｃｏｘ＞Ｃ１であることを必要とする。
【００３８】
Ｃｏｘ＞Ｃ１かつＶｇｐ＝１２Ｖである場合、Ｃ１にわたる電圧低下は、＞６Ｖであり、電子トンネリングが発生し得る。この例は、Ｖ１＞Ｖがトンネリングを開始することを必要とするが、これは、本発明によるすべてのＥＥＰＲＯＭ装置で、必ずしも該当せず、したがって、本ＥＥＰＲＯＭ装置の限界であると解釈すべきではない。シリコン・リッチ酸化物にわたって蓄積された電界は、トンネリングを開始するのに十分なだけ高い。
【００３９】
次に図１４を参照すると、浮遊ゲート６５７とプログラム・ゲート６５４の間での電子トンネリングは、存在しない。この結果、浮遊ゲート６５７は、消去処理中に生成されたその負の正味電荷を保持する。「０」をＥＥＰＲＯＭにプログラムして入れるため、バイアス条件は、接地に設定したソース６１５およびワードライン６５６、＋１２ボルトに設定したプログラム・ゲート６５４、＋１．８ボルトに設定したワードライン６５５、および＋１．８ボルトに設定したドレイン／ビットライン６１６である。
【００４０】
したがって、ワードライン６５５は、オフ条件である。ワードライン６５５装置オフにすると、浮遊ゲート６５７下の領域６６０は、深い空乏となる。この空乏領域６６０にわたる電圧低下は、シリコン・リッチ酸化物６４８にわたる電界が、十分に大きくなって電子トンネリングを開始させるのを防止する。したがって、浮遊ゲート６５７上の電荷は、その消去された値に留まることになる。プログラム「０」条件に対する等価のコンデンサンス回路を図１８に描いていおり、そこでは、深い空乏６６０が、浮遊ゲート酸化物コンデンサンスＣｏｘと直列になっている大容量コンデンサＣｂｕｌｋによって表されている。
【００４１】
例示の目的でのみ、「０」をＥＥＰＲＯＭ装置６００にプログラムして入れる（すなわち、トンネリングなし）ための条件は、Ｖ１＜６．０Ｖである。
【００４２】
ＣｏｘとＣｂｕｌｋの直列結合は、下記の式で表すことができる。
【数３】
【数４】
【数５】
【数６】
Ｃ＜Ｃ１かつＶｇｐ＝１２Ｖの場合、Ｃ１にわたる電圧低下は、＜６Ｖであり、電子トンネリングは、発生しない。直列のコンデンサンス（Ｃ）およびＣ１は、シリコン表面が深い空乏状態にあるとき、シリコン・リッチ酸化物にわたる電界が、トンネリングを開始させるのに十分なほど高くならないように調整する。Ｃ＜Ｃ１のための要件は、容易に得られる。というのは、空乏状態で、コンデンサンスＣｂｕｌｋは、一般にＣｏｘのそれの約２０％であり、これがＣの値に優るからである。
【００４４】
この例は、いつ電子トンネリングが発生しないことになるかを明示するために、Ｖ１＞Ｖ６を使用するが、これは、例としての目的のためだけのものであり、いかなる意味でも、本ＥＥＰＲＯＭ装置の限界として解釈すべきではない。
【００４５】
次に、図１５を参照すると、「１」をプログラムするためのバイアス条件が描かれている。ソース７１５およびワードライン７５６は、接地に設定する。１２ボルトの電位をプログラム・ゲート７５４に印加して、１．８ボルトの電位をワードライン７５５に印加する。ドレイン／ビットライン７１６は、０ボルトに設定する。これらのバイアス条件を使用して、ワードライン７５５および浮遊ゲート・プレート７６０（すなわち、浮遊ゲート７５７の下の領域）を反転する。シリコン・リッチ酸化物層７４８にわたる電界は、矢印７２８によって描くとおり、浮遊ゲート７５７とプログラム・ゲート７５４の間での電子トンネリングを開始させるのに十分なだけ高い。浮遊ゲート７５７上の負の正味電荷（浮遊ゲート・プレート７６０の電荷状態（すなわち、消去操作の後の領域５６０（図１３））が排出されて、浮遊ゲート・プレート７６０上の電荷は、中性状態またはわずかに正の状態に戻る。これが発生するための条件は、前述した消去条件に対するものと同一である（すなわち、Ｃ１＜Ｃｏｘ）。プログラム「１」バイアス条件のための等価のコンデンサンス回路を図１９（下記で説明する）に描いている。
【００４６】
図１６を参照すると、ＥＥＰＲＯＭ装置８００のプログラム状態の間で区別を行うのに、ビットライン８１６の電位を使用することができる。ビットライン電位が、図１６に描くとおり、正である場合、ＥＥＰＲＯＭ装置８００は、「０」である。この「０」の場合、浮遊ゲートは、図１４で記載するプログラミング操作の結果、何も電荷を記憶しないか、または負の電荷を記憶し、浮遊ゲートがオフになる。ただし、ビットラインが０の電圧であるとき（図１５）、ＥＥＰＲＯＭ装置７００は、「１」である。この「１」の場合、浮遊ゲートは、図１５に関連して説明したプログラミング操作の結果、正の電荷を記憶する。
【００４７】
本発明のＥＥＰＲＯＭ装置は、従来のＥＥＰＲＯＭ装置に優る特徴および利点を提供する。図４〜図１２に記載の方法を使用して、プログラム・ゲート５４および浮遊ゲート４８が、自己整合される。この結果、本発明のＥＥＰＲＯＭ装置は、プログラム・ゲート５４を浮遊ゲート５７と適切に整合するのに、マスキング・ステップおよびエッチングを必要としない。
【００４８】
このＥＥＰＲＯＭ装置の第２の利点は、２つの選択装置、すなわち、メモリ装置に隣接して（すなわち、そのいずれかの側に沿って）形成されたワードライン５５および５６を有していることである。この結果、２つの自己整合した選択装置をメモリ装置のそれぞれの側に１つずつ提供することにより、本ＥＥＰＲＯＭ設計によって小型化が強化される。２つのワードラインの使用が、復号化を容易にするために、プログラミング操作中および消去操作中、メモリ・セル内のメモリ・セルを完全に分離する。
【００４９】
本ＥＥＰＲＯＭ装置の第３の利点は、プログラミング中、浮遊ゲート５５７とプログラム・ゲート５５４の間で、電子がトンネリングすることである（図１３）。従来のＥＥＰＲＯＭ装置とは異なり、本発明のＥＥＰＲＯＭ装置は、浮遊ゲート５７とシリコン基板４０の間での電子トンネリングを有さない。プログラム・ゲート５５４からの、酸化物層５４３を介する浮遊ゲート５５７への電子移動（図１３）を提供するのに必要な電圧は、シリコン基板にあるＮ型領域１３からの、トンネル酸化物１２を介する浮遊ゲート１４への電子トンネリング（図１）を提供するのに、従来のＥＥＰＲＯＭ装置内で必要な電位よりも低い。この結果、従来のＥＥＰＲＯＭ装置と比較して、本ＥＥＰＲＯＭ装置を消去するのに必要な電位は、低くなっている。
【００５０】
本ＥＥＰＲＯＭ装置の第４の利点は、プログラム／消去操作中に浮遊ゲート酸化物（例えば、熱酸化物４１（図９））に与える可能性のある損傷の回避である。プログラム／消去機能の最中に、電子は、浮遊ゲート酸化物を介してではなく、導体４８のアモルファス・ポリシリコンから浮遊ゲート５７にトンネリングするので、本ＥＥＰＲＯＭ装置は、浮遊ゲート酸化物（すなわち、熱酸化物４１）に損傷を与える可能性を回避する。
【００５１】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００５２】
（１）シリコン基板上に形成されたメモリ装置であって、
浮遊ゲートと、
プログラム・ゲートと、
前記浮遊ゲートおよび前記プログラム・ゲートに自己整合した少なくとも１つの選択装置を含み、
メモリ装置プログラミング中、電子が、前記プログラム・ゲートと前記浮遊ゲートの間でトンネリングするメモリ装置。
（２）前記浮遊ゲートが、２つの酸化物層の間に形成されたアモルファス・ポリシリコン層を含む上記（１）に記載のメモリ装置。
（３）前記プログラム・ゲートが、シリコン・リッチ酸化物層の間に形成されたポリシリコン膜を含む上記（１）に記載のメモリ装置。
（４）第２選択装置をさらに含む上記（１）に記載のメモリ装置。
（５）シリコン基板上に形成されたメモリ装置であって、前記メモリ装置が、
浮遊ゲートと、
プログラム・ゲートと、
第１選択装置と第２選択装置とを含み、前記第１選択装置および前記第２選択装置が、両方とも、前記浮遊ゲートおよび前記プログラム・ゲートに自己整合されているメモリ装置。
（６）前記浮遊ゲートが、２つの酸化物層の間に形成されたアモルファス・ポリシリコン層を含む上記（５）に記載のメモリ装置。
（７）前記プログラム・ゲートが、シリコン・リッチ酸化物層の間に形成されたポリシリコン膜を含む上記（５）に記載のメモリ装置。
（８）前記第１選択装置および前記第２選択装置が、第１ワードラインおよび第２ワードラインをそれぞれ含む上記（５）に記載のメモリ装置。
（９）ＥＥＰＲＯＭ装置をベース・シリコンの層と、第１酸化物層と、アモルファス・シリコン層と、第２酸化物層とを有する基板上に形成する方法であって、
犠牲層を前記基板上に堆積するステップと、
前記犠牲層を通るトレンチのパターンを入れて、エッチングするステップと
導体を前記トレンチに堆積するステップと、
前記犠牲層を除去するステップと、
前記導体に隣接して第３酸化物層を堆積するステップと、
前記導体に隣接して少なくとも１つのワードラインを形成するステップとを含み、
前記導体が、前記アモルファス・ポリシリコンと自己整合される方法。
（１０）犠牲層を除去することによって露出したアモルファス・ポリシリコン層をエッチングするステップをさらに含む上記（９）に記載の方法。
（１１）導体を堆積する前記ステップの前に、トレンチの壁の上に酸化物スペーサを堆積してエッチングするステップと、酸化物スペーサ上にシリコン・リッチ層を堆積してエッチングするステップとをさらに含む上記（９）に記載の方法。
（１２）犠牲層まで導体を研磨するステップをさらに含む上記（９）に記載の方法。
（１３）導体に隣接して少なくとも１つのワードラインを形成するステップが、少なくとも２つのワードライン装置を形成するステップを含む上記（９）に記載の方法。
（１４）プログラム・ゲートおよび浮遊ゲートを有するＥＥＰＲＯＭ装置をプログラムする方法であって、
少なくとも１つのワードラインを選択的にオンにしたり、オフにしたりするステップと、
プログラム・ゲートに電圧を印加して、これにより、前記プログラム・ゲートと前記浮遊ゲートの間での電子トンネリングを可能にするステップとを含む方法。
（１５）電圧を印加するステップが、プログラム・ゲートから浮遊ゲートへの電子トンネリングを可能にするのに十分な電圧を印加するステップを含む上記（１４）に記載の方法。
（１６）前記電圧が、約−１２ボルトである上記（１５）に記載の方法。
（１７）電圧を印加するステップが、浮遊ゲートからプログラム・ゲートへの電子トンネリングを可能にするのに十分な電圧を印加するステップを含む上記（１５）に記載の方法。
（１８）前記電圧が、約１２ボルトである上記（１５）に記載の方法。
【図面の簡単な説明】
【図１】消去処理中の従来のＥＥＰＲＯＭ装置を示す概略図である。
【図２】「１」をプログラミング中の従来のＥＥＰＲＯＭ装置を示す概略図である。
【図３】「０」をプログラミング中の従来のＥＥＰＲＯＭ装置を示す概略図である。
【図４】本発明の一態様による、ＥＥＰＲＯＭ装置を形成するための工程を描く概略図であって、浅いトレンチ分離および厚い窒化物層堆積後を描く図である。
【図５】本発明の一態様による、ＥＥＰＲＯＭ装置を形成するための工程を描く概略図であって、窒化物反応性イオン・エッチングおよびトレンチ形成を描く図である。
【図６】本発明の一態様による、ＥＥＰＲＯＭ装置を形成するための工程を描く概略図であって、酸化物スペーサの堆積およびエッチングを描く図である。
【図７】本発明の一態様による、ＥＥＰＲＯＭ装置を形成するための工程を描く概略図であって、シリコン・リッチ酸化物の堆積を描く図である。
【図８】本発明の一態様による、ＥＥＰＲＯＭ装置を形成するための工程を描く概略図であって、プログラム・ゲート・ポリシリコン・プラグ堆積を描く図である。
【図９】本発明の一態様による、ＥＥＰＲＯＭ装置を形成するための工程を描く概略図であって、厚い窒化物層の除去後を描く図である。
【図１０】本発明の一態様による、ＥＥＰＲＯＭ装置を形成するための工程を描く概略図であって、アモルファス・ポリシリコンを除去するエッチングを描く図である。
【図１１】本発明の一態様による、ＥＥＰＲＯＭ装置を形成するための工程を描く概略図であって、ワードライン・スペーサ形成を描く図である。
【図１２】本発明の一態様による、ＥＥＰＲＯＭ装置を形成するための工程を描く概略図であって、ソース／ドレイン注入を描く図である。
【図１３】本発明の一態様による、ＥＥＰＲＯＭのＥＥＰＲＯＭ消去を描く図である。
【図１４】本発明の一態様による、ＥＥＰＲＯＭのための「０」をプログラミングする条件を描く図である。
【図１５】本発明の一態様による、ＥＥＰＲＯＭのための「１」をプログラミングする条件を描く図である。
【図１６】ＥＥＰＲＯＭセル状態を感知するためのビットライン電流差動の使用を描く図である。
【図１７】本発明のＥＥＰＲＯＭ装置を消去するための接続図である。
【図１８】本発明のＥＥＰＲＯＭ装置に「０」をプログラミングするための接続図である。
【図１９】本発明のＥＥＰＲＯＭ装置に「１」をプログラミングするための接続図である。
【符号の説明】
１０ ＥＥＰＲＯＭ装置
１１ プログラム・ゲート
１２ トンネル酸化物領域
１３ Ｎ型領域
１４ 浮遊ゲート
１５ ソース
１６ ドレイン・ビットライン
１７ ワードライン
１８ 矢印
２０ ＥＥＰＲＯＭ装置
２２ トンネル酸化物
２３ Ｎ型領域
２４ 浮遊ゲート
２６ ビットライン
２８ 矢印
３０ ＥＥＰＲＯＭ装置
３１ プログラム・ゲート
３２ トンネル酸化物
３３ Ｎ型領域
３４ 浮遊ゲート
３５ ソース
３６ ビットライン
３７ ワードライン
４０ シリコン基板
４１ 熱酸化物
４２ アモルファス・ポリシリコン層
４３ 埋込み酸化物
４４ 窒化物層
４５ トレンチ
４６ 酸化物スペーサ
４７ シリコン・リッチ酸化物層
４８ 導体
４９ 酸化物
５０ ポリシリコン層
５１ ドレイン
５２ ソース
５３ 窒化物スペーサ
５４ プログラム・ゲート接触子
５５、５６ ワードライン
５７ 浮遊ゲート
５００ ＥＥＰＲＯＭ装置
５１５ ソース
５１６ ドレイン／ビットライン
５２８ 矢印
５４３ 埋込み酸化物
５４８ シリコン・リッチ酸化物層
５５４ プログラム・ゲート
５５５、５５６ ワードライン
５５７ 浮遊ゲート
６００ ＥＥＰＲＯＭ装置
６１５ ソース
６１６ ドレイン／ビットライン
６４８ シリコン・リッチ酸化物
６５４ プログラム・ゲート
６５５、６５６ ワードライン
６５７ 浮遊ゲート
６６０ 空乏領域
７００ ＥＥＰＲＯＭ装置
７１５ ソース
７１６ ドレイン／ビットライン
７２８ 矢印
７４８ シリコン・リッチ酸化物層
７５４ プログラム・ゲート
７５５、７５６ ワードライン
７５７ 浮遊ゲート
７６０ 浮遊ゲート・プレート
８００ ＥＥＰＲＯＭ装置
８１６ ビットライン
Claims (4)
- シリコン基板上に第１の絶縁膜を介して設けられた浮遊ゲートと、
前記浮遊ゲートの両端部上に第２の絶縁膜を介して形成され、表面が対向し隔離して配置され、その端面が前記浮遊ゲート端面と同一平面をなす第１及び第２のスペーサと、
前記第１及び第２のスペーサの前記対向する表面、及び前記第１及び第２のスペーサ間に露出する浮遊ゲート表面を覆うシリコン・リッチ酸化物層と、
前記シリコン・リッチ酸化物層を介して前記第１及び第２のスペーサ間に埋込形成されたプログラム・ゲートと、
前記浮遊ゲート、前記第１及び第２のスペーサに自己整合した第１及び第２の選択装置であって、第１の選択装置は第１のワードラインを含み、第２の選択装置は第２のワードラインを含む選択装置とを備え、
前記プログラム・ゲートは、前記第１のスペーサ表面上に設けられたシリコン・リッチ酸化物層と前記第２のスペーサ表面上に設けられたシリコン・リッチ酸化物層との間に形成されたポリシリコン層を含む、メモリ装置。 - 前記浮遊ゲートがアモルファス・ポリシリコン層を含む請求項１に記載のメモリ装置。
- 前記シリコン・リッチ酸化物層は５０Åから１００Åの範囲の厚さを有する請求項１に記載のメモリ装置。
- 前記シリコン・リッチ酸化物層は６０Åの厚さを有する請求項１に記載のメモリ装置。
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