TWI778814B - 具有設置在字線閘上方之抹除閘的分離閘非揮發性記憶體單元及其製造方法 - Google Patents

具有設置在字線閘上方之抹除閘的分離閘非揮發性記憶體單元及其製造方法 Download PDF

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Abstract

一種記憶體裝置及其製造方法，該記憶體裝置包括第一導電類型的半導體材料的基板；在該基板中間隔開且具有與該第一導電類型不同的第二導電類型的第一區和第二區，該基板中的第一通道區在該第一區和該第二區之間延伸；設置在該第一通道區的與該第二區相鄰的第一部分上方並與其絕緣的第一浮動閘；設置在該第一浮動閘上方並與其絕緣的第一耦合閘；設置在該第一通道區的與該第一區相鄰的第二部分上方並與其絕緣的第一字線閘；以及設置在該第一字線閘上方並與其絕緣的第一抹除閘。

Description

具有設置在字線閘上方之抹除閘的分離閘非揮發性記憶體單元及其製造方法
本申請案主張2020年9月30日申請、標題為「具有設置在字線閘上方之抹除閘的分離閘非揮發性記憶體單元及其製造方法」之中國專利申請案第202011060967.0號及2021年2月2日申請、標題為「Split-Gate Non-volatile Memory Cells With Erase Gates Disposed Over Word Line Gates, And Method Of Making Same」之美國專利申請案第17/165,934號的優先權。
本發明涉及非揮發性記憶體陣列，並且更具體地講，涉及分離閘記憶體單元設計及製造方法。
分離閘非揮發性記憶體單元和此類單元陣列是熟知的。例如，美國專利5,029,130(「’130專利」)公開了一種分離閘非揮發性記憶體單元陣列，並且出於所有目的將該專利以引用方式併入本文。記憶體單元在圖1中示出。每個記憶體單元110包括形成於半導體基板112中的源極區114和汲極區116，其間具有通道區118。浮動閘120形成在通道區118的第一部分上方並與其絕緣(並控制其導電性)，以及形成在汲極區116的一部分上方。控制閘122具有第一部分122a和第二部分122b，該第一部分設置在通道區118的第二部分上方並與其絕緣(並控制其導電性)，該第二部分沿著浮動閘120向上並在其上方延伸。浮動閘120和控制閘122通過閘極氧化物126與基板112絕緣。
通過將高的正電壓置於控制閘122上來抹除記憶體單元(從浮動閘去除電子)，這導致浮動閘120上的電子經由福勒-諾德海姆隧穿效應從浮動閘120通過中間絕緣體123遂穿到控制閘122。
通過將正電壓置於控制閘122上以及將正電壓置於汲極區116上來程式化記憶體單元(其中電子被置於浮動閘上)。電子電流將從源極區114流向汲極區116。當電子到達控制閘122和浮動閘120之間的間隙時，電子將加速並且變熱。由於來自浮動閘120的靜電引力，一些加熱的電子將通過閘極氧化物126被注入到浮動閘120上。
通過將正的讀取電壓置於汲極區116和控制閘122上(這接通控制閘第一部分122a下方的通道區118)來讀取記憶體單元。如果浮動閘120帶正電(即，電子被抹除以及正極耦合到汲極區116)，則通道區118在浮動閘120下方的部分也被接通，並且電流將流過通道區118，該通道區被感測為抹除狀態或「1」狀態。如果浮動閘120帶負電(即，通過電子進行了程式化)，則通道區在浮動閘120下方的部分被大部分或完全關斷，並且電流將不會(或者只有很少的電流)流過通道區118，該通道區被感測為程式化狀態或「0」狀態。本領域的技術人員理解，源極區和汲極區可以是可互換的，其中浮動閘120可部分地延伸到源極區114上方而不是汲極區116上方，如圖2所示。
具有多於兩個閘極的分離閘記憶體單元也是已知的。例如，美國專利8,711,636(「’636專利」)公開了具有附加耦合閘的記憶體單元，該耦合閘設置在源極區上方並與其絕緣，以更好地電容耦合到浮動閘。參見例如圖3，其示出了設置在源極區14上方的耦合閘124。
一種四閘極記憶體公開於美國專利6,747,310(「’310專利」)中。例如，如圖4所示，記憶體單元具有源極區114、汲極區116、位於通道區118的第一部分上方的浮動閘120、位於通道區118的第二部分上方的選擇(字線)閘128、位於浮動閘120上方的控制閘122以及位於源極區114上方的抹除閘130。程式化表現為來自通道區118的受熱電子將自身注入到浮動閘120上。抹除表現為通過將正電壓置於抹除閘130上(並且任選地將負電壓置於控制閘122上)來使電子從浮動閘120遂穿到抹除閘130。然而，該配置並不理想，因為抹除效率會受到抹除閘與浮動閘之間的高耦合比率的影響，並且其製造起來可能較複雜。
習知記憶體單元設計和製造方法使得在保持或甚至增強性能並簡化製造過程的同時縮小記憶體單元的尺寸富有挑戰性。
上述問題和需要由一種記憶體裝置解決，該記憶體裝置包括第一導電類型的半導體材料基板；在基板中間隔開且具有與第一導電類型不同的第二導電類型的第一區和第二區，基板中的第一通道區在第一區和第二區之間延伸；設置在第一通道區的與第二區相鄰的第一部分上方並與其絕緣的第一浮動閘；設置在第一浮動閘上方並與其絕緣的第一耦合閘；設置在第一通道區的與第一區相鄰的第二部分上方並與其絕緣的第一字線閘；以及設置在第一字線閘上方並與其絕緣的第一抹除閘。
一種形成記憶體單元的方法包括在具有第一導電類型的半導體基板上形成第一絕緣層；在第一絕緣層上形成第一導電層；在第一導電層上形成第二絕緣層；在第二絕緣層上形成第二導電層；在第二導電層上形成第三絕緣層；形成延伸穿過第三絕緣層、第二導電層和第二絕緣層的溝槽；沿著溝槽的側壁形成絕緣間隔物；使溝槽延伸穿過絕緣間隔物之間的第一導電層；在溝槽中形成第一導電材料塊，其中第一導電材料塊係豎直地設置在基板上方並與其絕緣以及與第一導電層橫向地相鄰並與其絕緣；在溝槽中形成第一抹除閘和第二抹除閘，其中第一抹除閘和第二抹除閘係豎直地設置在第一導電材料塊上方並與其絕緣；移除第一抹除閘和第二抹除閘之間的第一導電材料塊的一部分，同時使第一導電材料塊的第一部分和第二部分保持為個別的第一字線閘和第二字線閘；在第一字線閘和第二字線閘之間的基板的一部分中形成具有與第一導電類型不同的第二導電類型的第一區；移除第二導電層的部分，同時使第二導電層的第一部分和第二部分保持為個別的第一耦合閘和第二耦合閘；移除第一導電層的部分，同時使第一導電層的第一部分和第二部分保持為個別的第一浮動閘和第二浮動閘；以及在基板中形成具有第二導電類型的第二區和第三區，其中第二區與第一浮動閘相鄰而第三區與第二浮動閘相鄰，其中基板中的第一通道區在第一區和第二區之間延伸，以及基板中的第二通道區在第一區和第三區之間延伸。第一浮動閘係設置在基板上方並與其絕緣以及設置成與第一字線閘橫向地相鄰並與其絕緣。第二浮動閘係設置在基板上方並與其絕緣以及設置成與第二字線閘橫向地相鄰並與其絕緣。第一耦合閘係設置在第一浮動閘上方並與其絕緣。第二耦合閘係設置在第二浮動閘上方並與其絕緣。第一抹除閘係設置在第一字線閘上方並與其絕緣。第二抹除閘係設置在第二字線閘上方並與其絕緣。
經由查看說明書、申請專利範圍和圖式，本發明的其他目的和特徵將變得顯而易見。
本發明為記憶體單元設計、架構以及製造分離閘記憶體單元設計的方法。參考圖5A至圖5F，示出了製造記憶體單元的製程中的步驟的剖視圖。雖然附圖中僅示出了一對記憶體單元的形成，但應當理解，在形成包含此類記憶體單元的陣列的記憶體裝置時會同時形成此類記憶體單元對的陣列。該製程首先在半導體材料(例如，單晶矽)的基板10的頂表面10a上形成第一絕緣層12(例如，二氧化矽層，在本文中也稱為氧化物層12)。此後，在氧化物層12上形成第一導電層14(例如，多晶矽(在本文中也稱為「poly」)或非晶矽)。在第一導電層14上形成第二絕緣層16。較佳地，第二絕緣層16是ONO層，意味著其具有氧化物-氮化物-氧化物子層。在第二絕緣層16上形成第二導電層18(例如，多晶矽或非晶矽)。在第二導電層18上形成第三絕緣層20(例如，氮化矽–在本文中稱為「氮化物」)。在該結構上塗覆光阻材料(未示出)，並且執行光刻掩模步驟，使光阻材料的所選部分暴露出來。光阻被顯影，使得光阻的部分被移除。使用剩餘的光阻作為掩模，蝕刻該結構。具體地講，對第三絕緣層20、第二導電層18和第二絕緣層16進行各向異性蝕刻(使用導電層14作為蝕刻終止層)，從而留下延伸穿過第三絕緣層20、第二導電層18和第二絕緣層16的溝槽22。所得結構示於圖5A中(在光阻移除之後)。
沿著溝槽22的側壁形成絕緣間隔物24/26(例如，ON–分別為氧化物和氮化物)間隔物24/26。間隔物的形成是本領域眾所周知的，並且涉及材料在結構的輪廓上方的沉積，之後進行各向異性蝕刻製程，由此將該材料從該結構的水平表面移除，同時該材料在該結構的豎直取向表面上在很大程度上保持完整(具有圓化的上表面，未示出)。通過氧化物沉積、氮化物沉積以及隨後的氮化物各向異性蝕刻和氧化物各向異性蝕刻來形成絕緣(ON)間隔物24/26。然後通過氧化物沉積和隨後的氧化物各向異性蝕刻來在溝槽22中形成氧化物間隔物28。之後執行各向異性蝕刻以移除位於氧化物間隔物28之間的區域下方的第一導電層14的暴露部分(如圖5B所示)，從而使溝槽22變深。可在此時執行注入(穿過溝槽22的底部處的氧化物層12並進入下面的基板10的部分(該部分最終將為通道區的字線部分，如下文進一步描述)。
接下來通過氧化物沉積和各向異性氧化物蝕刻來沿著溝槽22的側壁(包括沿著第一導電層14和相鄰氧化物間隔物28的暴露側壁)形成氧化物間隔物30。該間隔物形成，特別是移除溝槽22的底部處的氧化物層12的部分的各向異性氧化物蝕刻，使氧化物間隔物30之間的基板表面10a的部分暴露出來。較佳地通過熱氧化來在溝槽22的底部處的基板表面10a的該暴露部分上形成氧化物層32。同樣較佳地，氧化物層32的厚度小於氧化物層12的厚度。通過材料沉積、使用第三絕緣層20作為終止層的化學機械拋光(CMP)以及回蝕來在溝槽22內的氧化物層32上形成第一導電材料塊34。較佳地，第一導電材料塊34由多晶矽形成，並且第一導電材料塊34的頂表面低於第一導電層14的頂表面。第一導電材料塊34與第一導電層14橫向地相鄰並通過氧化物間隔物30來與該第一導電層絕緣。如果多晶矽用於第一導電材料塊34，則可執行注入以摻雜第一導電材料塊34。所得結構示於圖5C中。
使用氧化物蝕刻(例如，濕式蝕刻)來移除氧化物間隔物30的上部(第一導電材料塊34上方)和所有氧化物間隔物28。然後通過氧化物沉積來在該結構上方形成氧化物層36。通過材料沉積和蝕刻來在溝槽22內的氧化物層36上形成第二導電材料塊38a和第三導電材料塊38b。較佳地，第二導電材料塊38a和第三導電材料塊38b是通過多晶矽沉積和各向異性蝕刻來形成的一對間隔開的間隔物，從而使第二導電材料塊38a和第三導電材料塊38b之間的氧化物層36的部分暴露出來。使用氧化物蝕刻來移除第二導電材料塊和第三導電材料塊之間的溝槽22的底部處的氧化物層36的暴露部分(例如，通過各向異性蝕刻)，從而使第一導電材料塊34的一部分暴露出來。然後使用蝕刻來移除第一導電材料塊34的暴露(中間)部分，從而從第一導電材料塊34剩餘第四導電材料塊34a和第五導電材料塊34b。所得結構示於圖5D中。
然後執行注入以在第四導電材料塊34a和第五導電材料塊34b之間的基板10中形成汲極區40。汲極區40是基板10中的第一區，其導電類型不同於汲極區40附近的基板10的導電類型。在該結構上塗覆光阻材料42，並且執行光刻掩模步驟，使光阻材料的所選部分暴露出來。光阻材料42被顯影，使得光阻材料42的部分被移除(除了溝槽22中、第二導電材料塊38a和第三導電材料塊38b上方、層36上方、間隔物24/26上方以及與第二導電材料塊38a和第三導電材料塊38b相鄰的第三絕緣層20的部分上方的光阻材料42之外)。使用剩餘的光阻材料42作為掩模，蝕刻該結構以移除第三絕緣層20、第二導電層18、第二絕緣層16和第一導電層14的暴露部分，如圖5E所示。然後執行注入以在與第一導電層14的外邊緣相鄰的基板10中形成第一源極區44a和第二源極區44b。第一源極區44a和第二源極區44b是基板中的第二區和第三區，該第二區和第三區具有與汲極區40相同(即，與第一源極區44a和第二源極區44b附近的基板10不同)的導電類型，並且部分地在個別的相鄰第一導電層14下方延伸。例如，第一源極區44a和第二源極區44b及汲極區40附近的基板10可為P型導電性，並且第一源極區44a和第二源極區44b及汲極區40可為N型導電性，反之亦然。在移除光阻42之後，可在該結構的側面上形成絕緣間隔物48(例如，氮化物)，如圖5F所示。
所得記憶體單元在圖6中最佳示出，其中形成一對共享共用汲極區40的記憶體單元，即記憶體單元50和52。對於記憶體單元50而言，第一通道區46a由第一源極區44a和汲極區40限定於基板10中，並且在第一源極區44a和汲極區40之間延伸。第一浮動閘14a(從第一導電層14剩餘的第一材料塊)設置在與第一源極區44a相鄰的第一通道區46a的第一部分上方並與其絕緣(以便控制其導電性)，並且較佳地第一浮動閘14a部分地設置在第一源極區44a上方並通過氧化物層12的個別剩餘部分來與該第一源極區絕緣。第一耦合閘18a(從第二導電層18剩餘的第一材料塊)設置在第一浮動閘14a上方並通過第二絕緣層16的個別剩餘部分來與該第一浮動閘絕緣(以便電壓耦合到浮動閘14a)。第四導電材料塊34a是第一字線閘，該第一字線閘豎直地設置在第一通道區46a的第二部分上方並與其絕緣(以便控制其導電性)，並且與第一浮動閘14a橫向地相鄰並通過氧化物間隔物30的個別剩餘部分來與該第一浮動閘絕緣。第二導電材料塊38a是第一抹除閘，該第一抹除閘豎直地設置在第一字線閘34a上方並通過氧化物層36的個別剩餘部分來與該第一字線閘絕緣，並且與第一耦合閘18a橫向地相鄰並通過氧化物層36的個別剩餘部分和絕緣間隔物24、26的組合來與該第一耦合閘絕緣。第一抹除閘38a包括面向第一浮動閘14a的邊緣14c的凹口38c。絕緣塊20a(從絕緣層20剩餘的材料塊)設置在第一耦合閘18a上方。
對於記憶體單元52而言，第二通道區46b由源極區44b和汲極區40限定於基板10中，並且在源極區44b和汲極區40之間延伸。第二浮動閘14b(從第一導電層14剩餘的第二材料塊)設置在與源極區44b相鄰的第二通道區46b的第一部分上方並與其絕緣(以便控制其導電性)，並且較佳地第二浮動閘14b部分地設置在第二源極區44b上方並通過氧化物層12的個別剩餘部分來與該第二源極區絕緣。第二耦合閘18b(從第二導電層18剩餘的第二材料塊)設置在第二浮動閘14b上方並通過第二絕緣層16的個別剩餘部分來與該第二浮動閘絕緣(以便電壓耦合到浮動閘14b)。第五導電材料塊34b是第二字線閘，該第二字線閘豎直地設置在第二通道區46b的第二部分上方並與其絕緣(以便控制其導電性)，並且與第二浮動閘14b橫向地相鄰並通過氧化物間隔物30的個別剩餘部分來與該第二浮動閘絕緣。第三導電材料塊38b是第二抹除閘，該第二抹除閘豎直地設置在第二字線閘34b上方並通過氧化物層36的個別剩餘部分來與該第二字線閘絕緣，並且與第二耦合閘18b橫向地相鄰並通過氧化物層36的個別剩餘部分和絕緣間隔物24、26的組合來與該第二耦合閘絕緣。第二抹除閘38b包括面向第二浮動閘14b的邊緣14c的凹口38c。絕緣塊20b(從絕緣層20剩餘的材料塊)設置在第二耦合閘18b上方。
下面的表1示出用於記憶體單元50和52的程式化、讀取和抹除操作的示例性操作電壓和電流。 [表1]
   EG 38a EG 38b WLG 34a WLG 34b CG 18a CG 18b 源極 44a 源極 44b 汲極 40
程式化單元 50 4.5V 0V 1.0V 0V 10.5V 0V 4.5V 0V -1uA
程式化單元 52 0V 4.5V 0V 1.0V 0V 10.5V 0V 4.5V -1uA
讀取 單元50 0V 0V Vcc 0V Vcc 0V 0V 0V Vblr
讀取 單元52 0V 0V 0V Vcc 0V Vcc 0V 0V Vblr
抹除 單元50 11.5V 0V 0V 0V 0V 0V 0V 0V 0V
抹除 單元52 0V 11.5V 0V 0V 0V 0V 0V 0V 0V
Vcc可為例如0.9~3.3V。Vblr可為例如0.5~1.1V。
對記憶體單元50進行程式化(即，用電子對第一浮動閘14a進行程式化)會儲存第一位元資訊，以及對記憶體單元52進行程式化(即，用電子對第二浮動閘14b進行程式化)會儲存第二位元資訊。為了對記憶體單元50進行程式化，向第一抹除閘38a施加4.5V的正電壓，向第一字線閘34a施加1V的正電壓，向第一耦合閘18a施加10.5V的正電壓，向第一源極區44a施加4.5V的正電壓，以及向汲極區40施加-1uA的電流。電子從汲極區40朝向第一通道區46a中的第一源極區44a行進，並且將其自身注入到第一浮動閘14a上，這是由於第一耦合閘18a將正電壓電容地耦合到第一浮動閘14a。類似地使用表1中的電壓和電流的組合來對記憶體單元52進行程式化。
為了抹除記憶體單元50(即，通過從其移除電子來抹除第一浮動閘14a)，向第一抹除閘38a施加11.5V的正電壓，這會引起電子從第一浮動閘14a穿過絕緣層36遂穿到第一抹除閘38a。類似地通過向第二抹除閘38b施加11.5V的正電壓來抹除記憶體單元52。面向邊緣14c的凹口38a增強該遂穿的效率。
為了讀取記憶體單元50(即，通過確定其上的電子的狀態來讀取第一浮動閘14a)，向第一字線閘34a和第一耦合閘18a施加Vcc(例如，0.9-3.3V)的正電壓，以及向汲極區40施加Vblr(例如，0.5-1.1V)的正電壓。如果記憶體單元50被抹除，則電流將流過第一通道區46a(即，第一浮動閘14a處於抹除狀態並因此在從字線閘34a抹除和小電壓耦合之後將會因第一浮動閘14a上的正電荷而具有正電壓，由此第一通道區46a在第一浮動閘14a下方的部分被接通)。電流被感測為抹除狀態。如果對第一浮動閘14a進行程式化(即，用足以防止接通第一通道區46a在浮動閘14a下方的部分的電子對該第一浮動閘進行程式化)，則電流會減小或不會流過第一通道區46a。該低電流或無電流被感測為程式化狀態。類似地使用表1中的電壓的組合來讀取記憶體單元52。
記憶體單元50和52的形成和所得結構具有許多優點。第一字線閘34a和第二字線閘34b下方的絕緣(即，氧化物層32)可比第一浮動閘14a和第二浮動閘14b下方的絕緣(即，氧化物層12)薄得多，以便尤其針對高速應用實現更高的性能。第一浮動閘14a和第二浮動閘14b與第一抹除閘38a和第二抹除閘38b之間的絕緣(即，氧化物層36)可薄於第一浮動閘14a和第二浮動閘14b與第一字線閘34a和第二字線閘34b之間的絕緣(即，氧化物間隔物30)。因第一抹除閘38a和第二抹除閘38b與第一浮動閘14a和第二浮動閘14b之間的相對較低電壓耦合比率(僅因為第一抹除閘38a和第二抹除閘38b的拐角區(具有凹口38c)緊密接近第一浮動閘14a和第二浮動閘14b的拐角區(具有邊緣14c))而增強了抹除性能。僅需要兩個光刻掩模步驟來限定出該結構，一個光刻掩模步驟用於形成溝槽22，並且另一個光刻掩模步驟用於蝕刻穿過導電層18和14以完成第一耦合閘18a和第二耦合閘18b及第一浮動閘14a和第二浮動閘14b的形成。字線閘34a/38b及第一抹除閘38a和第二抹除閘38b均自對準到第一浮動閘14a和第二浮動閘14b。該自對準對第一通道區46a和第二通道區46b的長度提供更好的控制。最後，通過以下方式促進將記憶體單元50/52縮小到更小尺寸的能力：使第一耦合閘18a和第二耦合閘18b分別設置在第一浮動閘14a和第二浮動閘14b上方，以及使第一抹除閘38a和第二抹除閘38b分別設置在第一字線閘34a和第二字線閘34b上方。
圖7A至圖7B示出用於形成記憶體單元50/52的另選實施方案，其以圖5A的結構開始。執行相對於圖5B描述的以上加工步驟，不同的是省略氧化物間隔物28的形成，從而得到圖7A所示的結構。然後，執行以上相對於圖5C至圖5F描述的其餘加工步驟(不同的是不移除氧化物間隔物28，因為它們從未形成)，從而得到圖7B所示的最終結構。該最終結構與圖6的結構之間的主要差異是未在抹除閘中形成凹口。相反地，氮化物間隔物26與第一浮動閘14a和第二浮動閘14b的側面對準，這意味著在形成第一抹除閘38a和第二抹除閘38b時溝槽22的側壁是平面的。即使第一抹除閘38a和第二抹除閘38b中缺少凹口可能降低抹除效率，也可以以比形成凹口的情況更大的程度縮小記憶體單元50/52的尺寸，並且缺少凹口將降低第一抹除閘38a和第二抹除閘38b與第一浮動閘14a和第二浮動閘14b之間的電容耦合。
較佳地(但並非必須)形成在相同基板10上的控制電路96(如圖8所示)被配置為通過施加如上所述表1的電壓來程式化、讀取和抹除本文所述的記憶體單元50或52的陣列98。
應當理解，本發明不限於上述的和在本文中示出的實施方案，而是涵蓋落在所附申請專利範圍的範圍內的任何和所有變型形式。舉例來說，本文中對本發明的提及並不意在限制任何請求項或請求項術語的範圍，而是僅參考可由這些請求項中的一項或多項涵蓋的一個或多個特徵。上文所述的材料、製程和數值的示例僅為示例性的，而不應視為限制申請專利範圍。另外，根據申請專利範圍和說明書顯而易見的是，並非所有方法步驟都需要以所示出或所聲稱的精確順序執行，而是需要以允許本發明的記憶體單元陣列的適當形成的任意順序來執行。最後，單個材料層可被形成為多個此類或類似材料層，反之亦然。
應當指出的是，如本文所用，術語「在…上方」和「在…上」均包括性地包括「直接在…上」(之間沒有設置中間材料、元件或空間)和「間接在…上」(之間設置有中間材料、元件或空間)。類似地，術語「相鄰」包括「直接相鄰」(之間沒有設置中間材料、元件或空間)和「間接相鄰」(之間設置有中間材料、元件或空間)，「被安裝到」包括「被直接安裝到」(之間沒有設置中間材料、元件或空間)和「被間接安裝到」(之間設置有中間材料、元件或空間)，並且「被電連接到」包括「被直接電連接到」(之間沒有將元件電連接在一起的中間材料或元件)和「被間接電連接到」(之間有將元件電連接在一起的中間材料或元件)。例如，「在基板上方」形成元件可包括在兩者間無中間材料/元件的情況下直接在基板上形成該元件，以及在兩者間有一種或多種中間材料/元件的情況下間接在基板上形成該元件。
10:基板 10a:頂表面 12:第一絕緣層、氧化物層 14:第一導電層 14a:第一浮動閘 14b:第二浮動閘 14c:邊緣 16:第二絕緣層 18:第二導電層 18a:第一耦合閘 18b:第二耦合閘 20:第三絕緣層 20a:絕緣塊 20b:絕緣塊 22:溝槽 24:絕緣間隔物 26:絕緣間隔物 28:氧化物間隔物 30:氧化物間隔物 32:氧化物層 34:第一導電材料塊 34a:第四導電材料塊、第一字線閘 34b:第五導電材料塊、第二字線閘 36:氧化物層 38a:第二導電材料塊、第一抹除閘 38b:第三導電材料塊、第二抹除閘 38c:凹口 40:汲極區 42:光阻材料 44a:第一源極區 44b:第二源極區 46a:第一通道區 46b:第二通道區 48:絕緣間隔物 50:記憶體單元 52:記憶體單元 96:控制電路 98:陣列 110:記憶體單元 112:半導體基板 114:源極區 116:汲極區 118:通道區 120:浮動閘 122:控制閘 122a:第一部分 122b:第二部分 123:中間絕緣體 124:耦合閘 126:閘極氧化物 128:選擇(字線)閘 130:抹除閘
圖1為習知雙閘極記憶體單元的剖視圖。
圖2為習知雙閘極記憶體單元的剖視圖。
圖3為習知三閘極記憶體單元的剖視圖。
圖4為習知四閘極記憶體單元的剖視圖。
圖5A至圖5F為示出形成根據本發明的一對記憶體單元的步驟的側剖視圖。
圖6為示出本發明的該對記憶體單元的最終結構的側剖視圖。
圖7A及圖7B為示出形成根據本發明的另選實施方案的一對記憶體單元的步驟的側剖視圖。
圖8為示出用於操作本發明的記憶體單元的陣列的控制電路的平面圖。
10:基板
12:第一絕緣層、氧化物層
14a:第一浮動閘
14b:第二浮動閘
14c:邊緣
16:第二絕緣層
18a:第一耦合閘
18b:第二耦合閘
20a:絕緣塊
20b:絕緣塊
24:絕緣間隔物
26:絕緣間隔物
32:氧化物層
34a:第四導電材料塊、第一字線閘
34b:第五導電材料塊、第二字線閘
36:氧化物層
38a:第二導電材料塊、第一抹除閘
38b:第三導電材料塊、第二抹除閘
38c:凹口
40:汲極區
44a:第一源極區
44b:第二源極區
46a:第一通道區
46b:第二通道區
48:絕緣間隔物
50:記憶體單元
52:記憶體單元

Claims (12)

  1. 一種記憶體裝置，包括：一第一導電類型的半導體材料基板；在所述基板中間隔開且具有與所述第一導電類型不同的第二導電類型的一第一區和一第二區，所述基板中的一第一通道區在所述第一區和所述第二區之間延伸；設置在所述第一通道區的與所述第二區相鄰的第一部分上方並與其絕緣的一第一浮動閘；設置在所述第一浮動閘上方並與其絕緣的一第一耦合閘；設置在所述第一通道區的與所述第一區相鄰的第二部分上方並與其絕緣的一第一字線閘；設置在所述第一字線閘上方並與其絕緣的一第一抹除閘；在所述基板中具有所述第二導電類型的一第三區，所述基板中的一第二通道區在所述第一區和所述第三區之間延伸；設置在所述第二通道區的與所述第三區相鄰的第一部分上方並與其絕緣的一第二浮動閘；設置在所述第二浮動閘上方並與其絕緣的一第二耦合閘；設置在所述第二通道區的與所述第一區相鄰的第二部分上方並與其絕緣的一第二字線閘；以及設置在所述第二字線閘上方並與其絕緣的一第二抹除閘；其中，所述第一抹除閘包括面向所述第一浮動閘之邊緣的一凹口，以及所述第二抹除閘包括面向所述第二浮動閘之邊緣的一凹口。
  2. 如請求項1之記憶體裝置，其中，所述第一浮動閘係部分地設置在所述第二區上方並與其絕緣，以及所述第二浮動閘係部分地設置在所述第三區上方並與其絕緣。
  3. 如請求項1之記憶體裝置，其中：所述第一字線閘係設置成與所述第一浮動閘橫向地相鄰並與其絕緣；所述第一抹除閘係設置成與所述第一耦合閘橫向地相鄰並與其絕緣；所述第二字線閘係設置成與所述第二浮動閘橫向地相鄰並與其絕緣；以及所述第二抹除閘係設置成與所述第二耦合閘橫向地相鄰並與其絕緣。
  4. 一種記憶體裝置，包括：一第一導電類型的半導體材料基板；在所述基板中間隔開且具有與所述第一導電類型不同的第二導電類型的一第一區和一第二區，所述基板中的一第一通道區在所述第一區和所述第二區之間延伸；設置在所述第一通道區的與所述第二區相鄰的第一部分上方並與其絕緣的一第一浮動閘；設置在所述第一浮動閘上方並與其絕緣的一第一耦合閘；設置在所述第一通道區的與所述第一區相鄰的第二部分上方並與其絕緣的一第一字線閘；設置在所述第一字線閘上方並與其絕緣的一第一抹除閘；在所述基板中具有所述第二導電類型的一第三區，所述基板中的一第二通道區在所述第一區和所述第三區之間延伸； 設置在所述第二通道區的與所述第三區相鄰的第一部分上方並與其絕緣的一第二浮動閘；設置在所述第二浮動閘上方並與其絕緣的一第二耦合閘；設置在所述第二通道區的與所述第一區相鄰的第二部分上方並與其絕緣的一第二字線閘；以及設置在所述第二字線閘上方並與其絕緣的一第二抹除閘；其中，所述第一字線閘與所述基板之間的絕緣薄於所述第一浮動閘與所述基板之間的絕緣，以及所述第二字線閘與所述基板之間的絕緣薄於所述第二浮動閘與所述基板之間的絕緣。
  5. 一種記憶體裝置，包括：一第一導電類型的半導體材料基板；在所述基板中間隔開且具有與所述第一導電類型不同的第二導電類型的一第一區和一第二區，所述基板中的一第一通道區在所述第一區和所述第二區之間延伸；設置在所述第一通道區的與所述第二區相鄰的第一部分上方並與其絕緣的一第一浮動閘；設置在所述第一浮動閘上方並與其絕緣的一第一耦合閘；設置在所述第一通道區的與所述第一區相鄰的第二部分上方並與其絕緣的一第一字線閘；設置在所述第一字線閘上方並與其絕緣的一第一抹除閘；在所述基板中具有所述第二導電類型的一第三區，所述基板中的一第二通道區在所述第一區和所述第三區之間延伸； 設置在所述第二通道區的與所述第三區相鄰的第一部分上方並與其絕緣的一第二浮動閘；設置在所述第二浮動閘上方並與其絕緣的一第二耦合閘；設置在所述第二通道區的與所述第一區相鄰的第二部分上方並與其絕緣的一第二字線閘；以及設置在所述第二字線閘上方並與其絕緣的一第二抹除閘；其中，所述第一抹除閘與所述第一浮動閘之間的絕緣薄於所述第一字線閘與所述第一浮動閘之間的絕緣，以及所述第二抹除閘與所述第二浮動閘之間的絕緣薄於所述第二字線閘與所述第二浮動閘之間的絕緣。
  6. 一種記憶體裝置，包括：一第一導電類型的半導體材料基板；在所述基板中間隔開且具有與所述第一導電類型不同的第二導電類型的一第一區和一第二區，所述基板中的一第一通道區在所述第一區和所述第二區之間延伸；設置在所述第一通道區的與所述第二區相鄰的第一部分上方並與其絕緣的一第一浮動閘；設置在所述第一浮動閘上方並與其絕緣的一第一耦合閘；設置在所述第一通道區的與所述第一區相鄰的第二部分上方並與其絕緣的一第一字線閘；設置在所述第一字線閘上方並與其絕緣的一第一抹除閘；以及控制電路，其配置為：通過向所述第一抹除閘、所述第一字線閘、所述第一耦合閘和所述第 二區施加正電壓以及向所述第一區施加電流來對所述第一浮動閘進行程式化；通過向所述第一字線閘、所述第一耦合閘和所述第一區施加正電壓來讀取所述第一浮動閘；以及通過向所述第一抹除閘施加正電壓來抹除所述第一浮動閘。
  7. 一種形成記憶體單元之方法，包括：在具有第一導電類型的一半導體基板上形成一第一絕緣層；在所述第一絕緣層上形成一第一導電層；在所述第一導電層上形成一第二絕緣層；在所述第二絕緣層上形成一第二導電層；在所述第二導電層上形成一第三絕緣層；形成延伸穿過所述第三絕緣層、所述第二導電層和所述第二絕緣層的一溝槽；沿著所述溝槽的側壁形成絕緣間隔物；使所述溝槽延伸穿過所述絕緣間隔物之間的所述第一導電層；在所述溝槽中形成一第一導電材料塊，其中所述第一導電材料塊係豎直地設置在所述基板上方並與其絕緣以及與所述第一導電層橫向地相鄰並與其絕緣；在所述溝槽中形成一第一抹除閘和一第二抹除閘，其中所述第一抹除閘和所述第二抹除閘係豎直地設置在所述第一導電材料塊上方並與其絕緣；移除所述第一抹除閘和所述第二抹除閘之間的所述第一導電材料塊的 一部分，同時使所述第一導電材料塊的第一部分和第二部分保持為個別的第一字線閘和第二字線閘；在所述第一字線閘和所述第二字線閘之間的所述基板的一部分中形成具有與所述第一導電類型不同的第二導電類型的一第一區；移除所述第二導電層的部分，同時使所述第二導電層的第一部分和第二部分保持為個別的第一耦合閘和第二耦合閘；移除所述第一導電層的部分，同時使所述第一導電層的第一部分和第二部分保持為個別的第一浮動閘和第二浮動閘；以及在所述基板中形成具有所述第二導電類型的一第二區和一第三區，其中所述第二區與所述第一浮動閘相鄰而所述第三區與所述第二浮動閘相鄰，其中所述基板中的一第一通道區在所述第一區和所述第二區之間延伸，以及所述基板中的一第二通道區在所述第一區和所述第三區之間延伸；其中：所述第一浮動閘係設置在所述基板上方並與其絕緣以及設置成與所述第一字線閘橫向地相鄰並與其絕緣，所述第二浮動閘係設置在所述基板上方並與其絕緣以及設置成與所述第二字線閘橫向地相鄰並與其絕緣，所述第一耦合閘係設置在所述第一浮動閘上方並與其絕緣，所述第二耦合閘係設置在所述第二浮動閘上方並與其絕緣，所述第一抹除閘係設置在所述第一字線閘上方並與其絕緣，以及所述第二抹除閘係設置在所述第二字線閘上方並與其絕緣； 其中，在形成所述第一抹除閘和所述第二抹除閘之前，所述方法還包括沿著所述溝槽的所述側壁移除所述絕緣間隔物中的至少一個絕緣間隔物；其中，所述第一抹除閘包括面向所述第一浮動閘之邊緣的一凹口，以及所述第二抹除閘包括面向所述第二浮動閘之邊緣的一凹口。
  8. 一種形成記憶體單元之方法，包括：在具有第一導電類型的一半導體基板上形成一第一絕緣層；在所述第一絕緣層上形成一第一導電層；在所述第一導電層上形成一第二絕緣層；在所述第二絕緣層上形成一第二導電層；在所述第二導電層上形成一第三絕緣層；形成延伸穿過所述第三絕緣層、所述第二導電層和所述第二絕緣層的一溝槽；沿著所述溝槽的側壁形成絕緣間隔物；使所述溝槽延伸穿過所述絕緣間隔物之間的所述第一導電層；在所述溝槽中形成一第一導電材料塊，其中所述第一導電材料塊係豎直地設置在所述基板上方並與其絕緣以及與所述第一導電層橫向地相鄰並與其絕緣；在所述溝槽中形成一第一抹除閘和一第二抹除閘，其中所述第一抹除閘和所述第二抹除閘係豎直地設置在所述第一導電材料塊上方並與其絕緣；移除所述第一抹除閘和所述第二抹除閘之間的所述第一導電材料塊的 一部分，同時使所述第一導電材料塊的第一部分和第二部分保持為個別的第一字線閘和第二字線閘；在所述第一字線閘和所述第二字線閘之間的所述基板的一部分中形成具有與所述第一導電類型不同的第二導電類型的一第一區；移除所述第二導電層的部分，同時使所述第二導電層的第一部分和第二部分保持為個別的第一耦合閘和第二耦合閘；移除所述第一導電層的部分，同時使所述第一導電層的第一部分和第二部分保持為個別的第一浮動閘和第二浮動閘；以及在所述基板中形成具有所述第二導電類型的一第二區和一第三區，其中所述第二區與所述第一浮動閘相鄰而所述第三區與所述第二浮動閘相鄰，其中所述基板中的一第一通道區在所述第一區和所述第二區之間延伸，以及所述基板中的一第二通道區在所述第一區和所述第三區之間延伸；其中：所述第一浮動閘係設置在所述基板上方並與其絕緣以及設置成與所述第一字線閘橫向地相鄰並與其絕緣，所述第二浮動閘係設置在所述基板上方並與其絕緣以及設置成與所述第二字線閘橫向地相鄰並與其絕緣，所述第一耦合閘係設置在所述第一浮動閘上方並與其絕緣，所述第二耦合閘係設置在所述第二浮動閘上方並與其絕緣，所述第一抹除閘係設置在所述第一字線閘上方並與其絕緣，以及所述第二抹除閘係設置在所述第二字線閘上方並與其絕緣； 其中，所述第一字線閘與所述基板之間的絕緣薄於所述第一浮動閘與所述基板之間的絕緣，以及所述第二字線閘與所述基板之間的絕緣薄於所述第二浮動閘與所述基板之間的絕緣。
  9. 如請求項8之方法，其中：所述第一字線閘係設置成與所述第一浮動閘橫向地相鄰並與其絕緣；所述第一抹除閘係設置成與所述第一耦合閘橫向地相鄰並與其絕緣；所述第二字線閘係設置成與所述第二浮動閘橫向地相鄰並與其絕緣；以及所述第二抹除閘係設置成與所述第二耦合閘橫向地相鄰並與其絕緣。
  10. 如請求項8之方法，其中，所述第一浮動閘係部分地設置在所述第二區上方並與其絕緣，以及所述第二浮動閘係部分地設置在所述第三區上方並與其絕緣。
  11. 如請求項8之方法，其中，所述第一抹除閘和所述第二抹除閘的形成包括：將多晶矽沉積在所述溝槽中；以及執行各向異性蝕刻，其中所述第一抹除閘和所述第二抹除閘係所述多晶矽的間隔開的間隔物。
  12. 一種形成記憶體單元之方法，包括：在具有第一導電類型的一半導體基板上形成一第一絕緣層；在所述第一絕緣層上形成一第一導電層；在所述第一導電層上形成一第二絕緣層；在所述第二絕緣層上形成一第二導電層； 在所述第二導電層上形成一第三絕緣層；形成延伸穿過所述第三絕緣層、所述第二導電層和所述第二絕緣層的一溝槽；沿著所述溝槽的側壁形成絕緣間隔物；使所述溝槽延伸穿過所述絕緣間隔物之間的所述第一導電層；在所述溝槽中形成一第一導電材料塊，其中所述第一導電材料塊係豎直地設置在所述基板上方並與其絕緣以及與所述第一導電層橫向地相鄰並與其絕緣；在所述溝槽中形成一第一抹除閘和一第二抹除閘，其中所述第一抹除閘和所述第二抹除閘係豎直地設置在所述第一導電材料塊上方並與其絕緣；移除所述第一抹除閘和所述第二抹除閘之間的所述第一導電材料塊的一部分，同時使所述第一導電材料塊的第一部分和第二部分保持為個別的第一字線閘和第二字線閘；在所述第一字線閘和所述第二字線閘之間的所述基板的一部分中形成具有與所述第一導電類型不同的第二導電類型的一第一區；移除所述第二導電層的部分，同時使所述第二導電層的第一部分和第二部分保持為個別的第一耦合閘和第二耦合閘；移除所述第一導電層的部分，同時使所述第一導電層的第一部分和第二部分保持為個別的第一浮動閘和第二浮動閘；以及在所述基板中形成具有所述第二導電類型的一第二區和一第三區，其中所述第二區與所述第一浮動閘相鄰而所述第三區與所述第二浮動閘相 鄰，其中所述基板中的一第一通道區在所述第一區和所述第二區之間延伸，以及所述基板中的一第二通道區在所述第一區和所述第三區之間延伸；其中：所述第一浮動閘係設置在所述基板上方並與其絕緣以及設置成與所述第一字線閘橫向地相鄰並與其絕緣，所述第二浮動閘係設置在所述基板上方並與其絕緣以及設置成與所述第二字線閘橫向地相鄰並與其絕緣，所述第一耦合閘係設置在所述第一浮動閘上方並與其絕緣，所述第二耦合閘係設置在所述第二浮動閘上方並與其絕緣，所述第一抹除閘係設置在所述第一字線閘上方並與其絕緣，以及所述第二抹除閘係設置在所述第二字線閘上方並與其絕緣；其中，所述第一抹除閘與所述第一浮動閘之間的絕緣薄於所述第一字線閘與所述第一浮動閘之間的絕緣，以及所述第二抹除閘與所述第二浮動閘之間的絕緣薄於所述第二字線閘與所述第二浮動閘之間的絕緣。
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