JP2023544019A - ワード線ゲートの上方に配設された消去ゲートを有するスプリットゲート不揮発性メモリセル、及びその作製方法 - Google Patents

ワード線ゲートの上方に配設された消去ゲートを有するスプリットゲート不揮発性メモリセル、及びその作製方法 Download PDF

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Abstract

メモリデバイス及びその作製方法であって、メモリデバイスは、第１の導電型の半導体材料の基板と、基板内に離隔されており、かつ第１の導電型とは異なる第２の導電型を有する第１及び第２の領域であって、基板内の第１のチャネル領域が第１の領域と第２の領域との間に延在する、第１及び第２の領域と、第２の領域に隣接した、第１のチャネル領域の第１の部分の上方に配設され、かつ第１の部分から絶縁されている第１の浮遊ゲートと、第１の浮遊ゲートの上方に配設され、かつ第１の浮遊ゲートから絶縁されている第１の結合ゲートと、第１の領域に隣接した、第１のチャネル領域の第２の部分の上方に配設され、かつ第２の部分から絶縁されている第１のワード線ゲートと、第１のワード線ゲートの上方に配設され、かつ第１のワード線ゲートから絶縁されている第１の消去ゲートと、を含む、メモリデバイス及びその作製方法。【選択図】図６

Description

（優先権の主張）
この特許出願は、２０２０年９月３０日に出願された「Ｓｐｌｉｔ－Ｇａｔｅ Ｎｏｎ－ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｃｅｌｌｓ Ｗｉｔｈ Ｅｒａｓｅ Ｇａｔｅｓ Ｄｉｓｐｏｓｅｄ Ｏｖｅｒ Ｗｏｒｄ Ｌｉｎｅ Ｇａｔｅｓ，Ａｎｄ Ｍｅｔｈｏｄ Ｏｆ Ｍａｋｉｎｇ Ｓａｍｅ」と題する中国特許出願第２０２０１１０６０９６７．０号、及び２０２１年２月２日に出願された「Ｓｐｌｉｔ－Ｇａｔｅ Ｎｏｎ－ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｃｅｌｌｓ Ｗｉｔｈ Ｅｒａｓｅ Ｇａｔｅｓ Ｄｉｓｐｏｓｅｄ Ｏｖｅｒ Ｗｏｒｄ Ｌｉｎｅ Ｇａｔｅｓ，Ａｎｄ Ｍｅｔｈｏｄ Ｏｆ Ｍａｋｉｎｇ Ｓａｍｅ」と題する米国特許出願第１７／１６５，９３４号に対して優先権を主張する。
（発明の分野）
本発明は、不揮発性メモリアレイに関し、より詳細には、スプリットゲート、メモリセル設計、及び製造方法に関する。
スプリットゲート型不揮発性メモリセル、及びかかるセルのアレイは周知である。例えば、米国特許第５，０２９，１３０号（「’１３０号特許」）は、スプリットゲート不揮発性メモリセルのアレイを開示し、あらゆる目的のために参照により本明細書に組み込まれる。そのメモリセルを図１に示す。各メモリセル１１０は、半導体基板１１２に形成されたソース領域及びドレイン領域１１４／１１６を含み、それらの間にチャネル領域１１８を有する。浮遊ゲート１２０は、チャネル領域１１８の第１の部分の上方に形成され、かつそこから絶縁され（並びにその伝導率を制御し）ており、更にドレイン領域１１６の部分の上方に形成されている。制御ゲート１２２は、チャネル領域１１８の第２の部分の上方に配設され、かつそこから絶縁され（並びにその伝導率を制御し）ている第１の部分１２２ａと、浮遊ゲート１２０の上へ及び上方に延在する第２の部分１２２ｂと、を有する。浮遊ゲート１２０及び制御ゲート１２２は、ゲート酸化物１２６によって基板１１２から絶縁されている。
メモリセルは、制御ゲート１２２に高い正の電圧を加えることによって消去され（そこでは、電子が浮遊ゲートから除去される）、それにより、ファウラーノルドハイムトンネリングを介して、浮遊ゲート１２０上の電子を、浮遊ゲート１２０から制御ゲート１２２までの中間絶縁材１２３を通ってトンネリングさせる。
メモリセルは、制御ゲート１２２に正の電圧、及びドレイン領域１１６に正の電圧を加えることによってプログラムされる（そこでは、電子が、浮遊ゲートに加えられる）。電子電流は、ソース領域１１４からドレイン領域１１６に向かって流れることになる。電子は、制御ゲート１２２と浮遊ゲート１２０との間の間隙に達すると、加速して加熱されることになる。熱せられた電子のいくらかは、浮遊ゲート１２０からの静電引力に起因して、ゲート酸化物１２６を通って浮遊ゲート１２０に注入されることになる。
メモリセルは、ドレイン領域１１６及び制御ゲート１２２に正の読み出し電圧を加える（これは、制御ゲートの第１の部分１２２ａ下のチャネル領域１１８をオンにする）ことによって読み出される。浮遊ゲート１２０が正に帯電する（すなわち、電子が消去され、ドレイン領域１１６に正に結合される）場合、浮遊ゲート１２０下のチャネル領域１１８の部分は、次に同様にオンになり、電流は、チャネル領域１１８を流れることになり、これは、消去された状態、又は「１」の状態として検知される。浮遊ゲート１２０が負に帯電する（すなわち、電子でプログラムされる）場合、浮遊ゲート１２０下のチャネル領域の部分は、ほとんど又は完全にオフになり、電流は、チャネル領域１１８を流れない（又はほとんど流れない）ことになり、これは、プログラムされた状態、又は「０」の状態として検知される。当業者には、ソース領域とドレイン領域とが置き換え可能であり得ることが理解され、その場合、浮遊ゲート１２０は、図２に示されるように、ドレイン領域１１６の代わりにソース領域１１４の上方に部分的に延在し得る。
３つ以上のゲートを有するスプリットゲートメモリセルもまた既知である。例えば、米国特許第８，７１１，６３６号（「’６３６特許」）は、浮遊ゲートとより良好に容量結合するために、ソース領域の上方に配設され、かつそのソース領域から絶縁された追加の結合ゲートを有するメモリセルを開示している。例えば、ソース領域１４の上方に配設された結合ゲート１２４を示す図３を参照されたい。
米国特許第６，７４７，３１０号（「’３１０特許」）には、４ゲートメモリが開示されている。例えば、図４に示されるように、メモリセルは、ソース領域１１４、ドレイン領域１１６、チャネル領域１１８の第１の部分の上方にある浮遊ゲート１２０、チャネル領域１１８の第２の部分の上方にある選択（ワード線）ゲート１２８、浮遊ゲート１２０の上方にある制御ゲート１２２、及びソース領域１４の上方にある消去ゲート１３０を有する。プログラミングは、チャネル領域１１８からの熱せられた電子がそれ自体を浮遊ゲート１２０に注入することによって示される。消去は、消去ゲート１３０に正の電圧（かつ任意選択的に、制御ゲート１２２に負の電圧）を加えることによって、浮遊ゲート１２０から消去ゲート１３０に電子がトンネルすることによって示される。しかしながら、この構成は、消去効率が消去ゲートと浮遊ゲートとの間の高い結合比によって損なわれる可能性があり、それにより、製造が複雑になる可能性があるため、理想的ではない。
従来のメモリセル設計及び製造方法は、性能を維持又は向上させ、製造プロセスを合理化しながら、メモリセルのサイズを縮小することを困難にしている。
前述の問題及び必要性は、メモリデバイスによって対処され、そのメモリデバイスは、第１の導電型の半導体材料の基板と、基板内に離隔されており、かつ第１の導電型とは異なる第２の導電型を有する第１及び第２の領域であって、その基板内の第１のチャネル領域が第１の領域と第２の領域との間に延在する、第１及び第２の領域と、第２の領域に隣接した、第１のチャネル領域の第１の部分の上方に配設され、かつ第１の部分から絶縁されている第１の浮遊ゲートと、第１の浮遊ゲートの上方に配設され、かつ第１の浮遊ゲートから絶縁されている第１の結合ゲートと、第１の領域に隣接した、第１のチャネル領域の第２の部分の上方に配設され、かつ第２の部分から絶縁されている第１のワード線ゲートと、第１のワード線ゲートの上方に配設され、かつ第１のワード線ゲートから絶縁されている第１の消去ゲートと、を含む。
メモリセルを形成する方法は、第１の導電型を有する半導体基板に第１の絶縁層を形成するステップと、第１の絶縁層に第１の導電層を形成するステップと、第１の導電層に第２の絶縁層を形成するステップと、第２の絶縁層に第２の導電層を形成するステップと、第２の導電層に第３の絶縁層を形成するステップと、第３の絶縁層、第２の導電層、及び第２の絶縁層を通って延在するトレンチを形成するステップと、トレンチの側壁に沿って、複数の絶縁スペーサを形成するステップと、複数の絶縁スペーサの間の第１の導電層を通ってトレンチを延在させるステップと、トレンチ内に導電材料の第１のブロックを形成するステップであって、導電材料の第１のブロックは、基板の上方に垂直に配設され、かつ基板から絶縁され、第１の導電層の側面に隣接し、かつ第１の導電層から絶縁される、形成するステップと、トレンチ内の第１及び第２の消去ゲートを形成するステップであって、第１及び第２の消去ゲートは、導電材料の第１のブロックの上方に垂直に配設され、かつ導電材料の第１のブロックから絶縁される、形成するステップと、導電材料の第１のブロックの第１及び第２の部分をそれぞれの第１及び第２のワード線ゲートとして維持しながら、第１の消去ゲートと第２の消去ゲートとの間の導電材料の第１のブロックの部分を除去するステップと、第１のワード線ゲートと第２のワード線ゲートとの間の基板の部分内に第１の領域を形成し、かつ第１の導電型とは異なる第２の導電型を有するステップと、第２の導電層の第１及び第２の部分をそれぞれの第１及び第２の結合ゲートとして維持しながら、第２の導電層の部分を除去するステップと、第１の導電層の第１及び第２の部分をそれぞれの第１及び第２の浮遊ゲートとして維持しながら、第１の導電層の部分を除去するステップと、基板内に第２及び第３の領域を形成し、かつ第２の導電型を有するステップと、を含み、第２の領域は第１の浮遊ゲートに隣接し、かつ第３の領域は第２の浮遊ゲートに隣接しており、基板内の第１のチャネル領域は第１の領域と第２の領域との間に延在し、かつ基板内の第２のチャネル領域は、第１の領域と第３の領域との間に延在する。第１の浮遊ゲートは、基板の上方に配設され、かつ基板から絶縁され、第１のワード線ゲートの側面に隣接し、かつ第１のワード線ゲートから絶縁される。第２の浮遊ゲートは、基板の上方に配設され、かつ基板から絶縁され、第２のワード線ゲートの側面に隣接し、かつ第２のワード線ゲートから絶縁される。第１の結合ゲートは、第１の浮遊ゲートの上方に配設され、かつ第１の浮遊ゲートから絶縁される。第２の結合ゲートは、第２の浮遊ゲートの上方に配設され、かつ第２の浮遊ゲートから絶縁される。第１の消去ゲートは、第１のワード線ゲートの上方に配設され、かつ第１のワード線ゲートから絶縁される。第２の消去ゲートは、第２のワード線ゲートの上方に配設され、かつ第２のワード線ゲートから絶縁される。
本発明の他の目的及び特徴は、明細書、特許請求の範囲、添付図面を精読することによって明らかになるであろう。
従来の２ゲートメモリセルの断面図である。 従来の２ゲートメモリセルの断面図である。 従来の３ゲートメモリセルの断面図である。 従来の４ゲートメモリセルの断面図である。 本発明による一対のメモリセルを形成する際のステップを示す側断面図である。 本発明による一対のメモリセルを形成する際のステップを示す側断面図である。 本発明による一対のメモリセルを形成する際のステップを示す側断面図である。 本発明による一対のメモリセルを形成する際のステップを示す側断面図である。 本発明による一対のメモリセルを形成する際のステップを示す側断面図である。 本発明による一対のメモリセルを形成する際のステップを示す側断面図である。 本発明による一対のメモリセルの最終的な構造を示す側断面図である。 本発明の別の実施形態による一対のメモリセルを形成する際のステップを示す側断面図である。 本発明の別の実施形態による一対のメモリセルを形成する際のステップを示す側断面図である。 本発明のメモリセルのアレイを動作させるために使用される制御回路を示す平面図である。
本発明は、スプリットゲートメモリセル設計のメモリセル設計、構成、及び製造方法である。図５Ａ～図５Ｆを参照すると、メモリセルを作製するためのプロセスのステップの断面図が示されている。一対のメモリセルの形成のみが図に示されているが、そのようなメモリセルのアレイを含むメモリデバイスを形成するときに、そのような複数のメモリセル対のアレイが同時に形成されることを理解されたい。このプロセスは、半導体材料（例えば、単結晶シリコン）の基板１０の上面１０ａに第１の絶縁層１２（例えば、二酸化シリコンの層であり、本明細書では、酸化物層１２とも呼ばれる）を形成するステップから始まる。その後、第１の導電層１４（例えば、ポリシリコン（本明細書では、「ポリ」とも呼ばれる）又はアモルファスシリコン）が、酸化物層１２に形成される。第２の絶縁層１６は、第１の導電層１４に形成される。第２の絶縁層１６は、ＯＮＯ層であることが好ましく、酸化物－窒化物－酸化物の副層を有することを意味する。第２の導電層１８（例えば、ポリシリコン又はアモルファスシリコン）は、第２の絶縁層１６に形成される。第３の絶縁層２０（例えば、本明細書では、「窒化物」と称される窒化シリコン）が、第２の導電層１８に形成される。フォトレジスト材料（図示せず）が構造体にコーティングされ、フォトレジスト材料の選択された部分を露出させるフォトリソグラフィマスキングステップが行われる。フォトレジストの一部が除去されるように、フォトレジストが現像される。残ったフォトレジストをマスクとして使用して、構造体をエッチングする。具体的には、第３の絶縁層２０、第２の導電層１８、及び第２の絶縁層１６は、（導電層１４をエッチングストップとして使用して）異方性エッチングされ、第３の絶縁層２０、第２の導電層１８、及び第２の絶縁層１６を通って延在するトレンチ２２を残す。（フォトレジスト除去後）結果として得られた構造体は、図５Ａに示されている。
絶縁スペーサ２４／２６（例えば、それぞれ、ＯＮ（oxide and nitride）（酸化物及び窒化物））スペーサ２４／２６が、トレンチ２２の側壁に沿って形成される。スペーサの形成は、当該技術分野において既知であり、構造体の輪郭の上方に材料を堆積させた後、異方性エッチングプロセスが行われ、その結果、この材料は、構造体の水平面からは除去され、構造体の垂直配向面においては大部分がそのまま残存する（上面が丸みを帯びた状態であるが、図示せず）。絶縁（ＯＮ）スペーサ２４／２６は、酸化物堆積、窒化物堆積、次いで窒化物異方性エッチング及び酸化物異方性エッチングによって形成される。次に、酸化物スペーサ２８が、酸化物堆積とそれに続く酸化物異方性エッチングによってトレンチ２２内に形成される。次に、異方性エッチングを行って、図５Ｂに示すように、酸化物スペーサ２８間に位置する領域の下方の第１の導電層１４の露出部分を除去し、トレンチ２２を深くする。この時点で、（トレンチ２２の底部の酸化物層１２を通して、（以下で更に説明するように、最終的にチャネル領域のワード線部分になる）下にある基板１０の部分中に）注入を行うことができる。
次に、酸化物スペーサ３０が、酸化物堆積及び異方性酸化物エッチングによって、（第１の導電層１４の露出した側壁、及び隣接した酸化物スペーサ２８に沿って含む）トレンチ２２の側壁に沿って形成される。このスペーサ形成、特に、トレンチ２２の底部の酸化物層１２の部分を除去する異方性酸化物エッチングは、酸化物スペーサ３０間の基板表面１０ａの部分を露出されたままにする。酸化物層３２は、トレンチ２２の底部における基板表面１０ａのこの露出部分に、好ましくは熱酸化によって形成される。また、酸化物層３２は、酸化物層１２の厚さより薄い厚さを有することが好ましい。導電材料３４の第１のブロックは、材料堆積、停止層として第３の絶縁層２０を使用する化学機械研磨（chemical mechanical polish、ＣＭＰ）、及びエッチバックによって、トレンチ２２内の酸化物層３２に形成される。導電材料３４の第１のブロックは、ポリシリコンで形成され、導電材料３４の第１のブロックの上面は、第１の導電層１４の上面より下方にあることが好ましい。導電材料３４の第１のブロックは、酸化物スペーサ３０によって、第１の導電層１４の側面に隣接し、かつその第１の導電層から絶縁されている。ポリシリコンが導電材料３４の第１のブロックに使用される場合、注入が、導電材料３４の第１のブロックをドープするために行われ得る。この結果得られた構造体を図５Ｃに示す。
酸化物エッチング（例えば、ウェットエッチング）を使用して、酸化物スペーサ３０の上部（導電材料３４の第１のブロックの上部）、及び酸化物スペーサ２８の全てを除去する。次いで、ポリ層３６が、酸化物堆積によって、構造体の上方に形成される。導電材料３８ａ／３８ｂの第２及び第３のブロックが、材料堆積及びエッチングによって、トレンチ２２内の酸化物層３６に形成される。導電材料３８ａ／３８ｂの第２及び第３のブロックは、ポリシリコン堆積及び異方性エッチングによって形成された一対の離隔されたスペーサであり、導電材料３８ａ／３８ｂの第２のブロックと第３のブロックとの間の酸化物層３６の部分を露出されたままにすることが好ましい。酸化物エッチングを使用して、導電材料の第２のブロックと第３のブロックとの間のトレンチ２２の底部の酸化物層３６の露出部分を除去し（例えば、異方性エッチングによって）、導電材料の第１のブロック３４の部分を露出したままにする。次いで、エッチングを使用して、導電材料３４の第１のブロックの露出された（中間）部分を除去し、その結果、導電材料３４の第１のブロックから残っている導電材料３４ａ／３４ｂの第４及び第５のブロックが得られる。この結果得られた構造体を図５Ｄに示す。
次に、注入が行われて、導電材料３４ａ／３４ｂの第４ブロックと第５ブロックとの間の基板１０内にドレイン領域４０を形成する。ドレイン領域４０は、ドレイン領域４０の近傍の基板１０とは異なる導電型を有する、基板１０内の第１の領域である。フォトレジスト材料４２が、この構造体にコーティングされ、フォトレジスト材料の選択された部分を露出させるフォトリソグラフィマスキングステップが行われる。フォトレジスト材料４２は、フォトレジスト材料４２の部分が除去されるように現像される（トレンチ２２内、導電材料３８ａ／３８ｂの第２及び第３のブロックの上方、層３６の上方、スペーサ２４／２６の上方、並びに導電材料３８ａ／３８ｂの第２及び第３のブロックに隣接した第３の絶縁層２０の部分の上方のフォトレジスト材料４２を除く）。図５Ｅに示すように、残ったフォトレジスト材料４２をマスクとして使用して、構造をエッチングして、第３の絶縁層２０、第２の導電層１８、第２の絶縁層１６、及び第１の導電層１４の露出部分を除去する。次に、注入を行って、第１の導電層１４の外側縁部に隣接した基板１０内に第１及び第２のソース領域４４ａ及び４４ｂを形成する。第１及び第２のソース領域４４ａ／４４ｂは、ドレイン領域４０と同じ導電型（すなわち、第１及び第２のソース領域４４ａ／４４ｂの近傍の基板１０の導電型とは異なる）を有する基板内の第２及び第３の領域であり、それぞれの隣接した第１の導電層１４の下に部分的に延在する。例えば、第１及び第２のソース領域４４ａ／４４ｂ並びにドレイン領域４０の近傍の基板１０は、Ｐ型導電性であってもよく、第１及び第２のソース領域４４ａ／４４ｂ並びにドレイン領域４０は、Ｎ型導電性であってもよく、逆もまた同様である。フォトレジスト４２を除去した後、図５Ｆに示すように、絶縁スペーサ４８（例えば、窒化物）を構造の側面に形成することができる。
結果として得られるメモリセルは、図６に最もよく示されており、そこでは、一対のメモリセル、すなわちメモリセル５０及び５２が、共通ドレイン領域４０を共有して形成されている。メモリセル５０の場合、第１のチャネル領域４６ａは、第１のソース領域４４ａ及びドレイン領域４０によって基板１０内に画定され、それらの間に延在する。第１の浮遊ゲート１４ａ（第１の導電層１４から残っている材料の第１のブロック）は、第１のソース領域４４ａに隣接した、第１のチャネル領域４６ａの第１の部分（その導電性を制御するための）の上方に配設され、かつその第１の部分から絶縁されており、第１の浮遊ゲート１４ａは、酸化物層１２のそれぞれの残りの部分によって第１のソース領域４４ａの上方に部分的に配設され、かつその第１のソース領域から絶縁されていることが好ましい。第１の結合ゲート１８ａ（第２の導電層１８から残っている材料の第１のブロック）は、（浮遊ゲート１４ａとの電圧結合のために）第２の絶縁層１６のそれぞれの残りの部分によって、第１の浮遊ゲート１４ａの上方に配設され、かつその第１の浮遊ゲートから絶縁されている。導電材料の第４のブロック３４ａは、第１のワード線ゲートであり、それは、（その導電性を制御するための）第１のチャネル領域４６ａの第２の部分の上方に垂直に配設され、かつその第２の部分から絶縁され、酸化物スペーサ３０のそれぞれの残りの部分によって、第１の浮遊ゲート１４ａの側面に隣接し、かつその第１の浮遊ゲートから絶縁されている。第２の導電材料ブロック３８ａは、第１の消去ゲートであり、それは、酸化物層３６のそれぞれの残りの部分によって、第１のワード線ゲート３４ａの上方に垂直に配設され、かつその第１のワード線ゲートから絶縁されており、かつ、第１の結合ゲート１８ａの側面に隣接し、かつ酸化物層３６のそれぞれの残りの部分と、絶縁スペーサ２４、２６との組み合わせによってその第１の結合ゲートから絶縁されている。第１の消去ゲート３８ａは、第１の浮遊ゲート１４ａの縁部１４ｃに面するノッチ３８ｃを含む。絶縁ブロック２０ａ（絶縁層２０から残っている材料のブロック）は、第１の結合ゲート１８ａの上方に配設されている。
メモリセル５２の場合、第２のチャネル領域４６ｂは、ソース領域４４ｂ及びドレイン領域４０によって基板１０内に画定され、その両者の間に延在する。第２の浮遊ゲート１４ｂ（第１の導電層１４から残っている材料の第２のブロック）は、ソース領域４４ｂに隣接した、第２のチャネル領域４６ｂの第１の部分（その導電性を制御するための）の上方に配設され、かつその第１の部分から絶縁されており、第２の浮遊ゲート１４ｂは、酸化物層１２のそれぞれの残りの部分によって第２のソース領域４４ｂの上方に部分的に配設され、かつその第２のソース領域から絶縁されていることが好ましい。第２の結合ゲート１８ｂ（第２の導電層１８から残っている材料の第２のブロック）は、（浮遊ゲート１４ｂとの電圧結合のために）第２の絶縁層１６のそれぞれの残りの部分によって第２の浮遊ゲート１４ｂの上方に配設され、かつその第２の浮遊ゲートから絶縁されている。導電材料の第５のブロック３４ｂは、第２のワード線ゲートであり、それは、（その導電性を制御するために）第２のチャネル領域４６ｂの第２の部分の上方に垂直に配設され、かつその第２の部分から絶縁されており、かつ、酸化物スペーサ３０のそれぞれの残りの部分によって第２の浮遊ゲート１４ｂの側面に隣接し、かつその第２の浮遊ゲートから絶縁されている。導電材料３８ｂの第３のブロックは、第２の消去ゲートであり、それは、酸化物層３６のそれぞれの残りの部分によって第２のワード線ゲート３４ｂの上方に垂直に配設され、かつその第２のワード線ゲートから絶縁されており、かつ、酸化物層３６のそれぞれの残りの部分と、絶縁スペーサ２４、２６との組み合わせによって第２の結合ゲート１８ｂの側面に隣接し、かつその第２の結合ゲートから絶縁されている。第２の消去ゲート３８ｂは、第２の浮遊ゲート１４ｂの縁部１４ｃに面するノッチ３８ｃを含む。絶縁ブロック２０ｂ（絶縁層２０から残っている材料のブロック）は、第２の結合ゲート１８ｂの上方に配設されている。
以下の表１は、メモリセル５０及び５２のプログラミム、読み出し、及び消去の動作のための例示的な動作電圧を示している。
表１
Figure 2023544019000002
 Ｖｃｃは、例えば、０．９～３．３Ｖとすることができる。Ｖｂｌｒは、例えば、０．５～１．１Ｖとすることができる。
プログラミングメモリセル５０（すなわち、第１の浮遊ゲート１４ａを電子でプログラミングする）は、第１のビットの情報を記憶し、プログラミングメモリセル５２（すなわち、第２の浮遊ゲート１４ｂを電子でプログラミングする）は、第２のビットの情報を記憶する。メモリセル５０をプログラムするために、４．５Ｖの正の電圧が第１の消去ゲート３８ａに印加され、１Ｖの正の電圧が第１のワード線ゲート３４ａに印加され、１０．５Ｖの正の電圧が第１の結合ゲート１８ａに印加され、４．５Ｖの正の電圧が第１のソース領域４４ａに印加され、－１μＡの電流がドレイン領域４０に供給される。電子は、ドレイン領域４０から第１のチャネル領域４６ａ内の第１のソース領域４４ａに向かって移動し、第１の結合ゲート１８ａによって第１の浮遊ゲート１４ａに容量結合された正の電圧のために、電子自体を第１の浮遊ゲート１４ａに注入する。メモリセル５２は、表１の電圧及び電流の組み合わせを用いて、同様にプログラムされる。
メモリセル５０を消去する（すなわち、第１の浮遊ゲート１４ａから電子を除去することによってその浮遊ゲートを消去する）ために、１１．５Ｖの正の電圧が第１の消去ゲート３８ａに印加され、それによって、電子が絶縁層３６を通って第１の浮遊ゲート１４ａから第１の消去ゲート３８ａにトンネルする。メモリセル５２は、１１．５Ｖの正の電圧を第２の消去ゲート３８ｂに印加することによって、同様に消去される。縁部１４ｃに面するノッチ３８ａは、このトンネリングの効率を高める。
メモリセル５０を読み出す（すなわち、その上の電子の状態を判定することによって第１の浮遊ゲート１４ａを読み出す）ために、Ｖｃｃの正の電圧（例えば、０．９～３．３Ｖ）が、第１のワード線ゲート３４ａ及び第１の結合ゲート１８ａに印加され、Ｖｂｌｒの正の電圧（例えば、０．５～１．１Ｖ）が、ドレイン領域４０に印加される。メモリセル５０が消去されている（すなわち、第１の浮遊ゲート１４ａが、消去状態にあり、したがって、消去後の第１の浮遊ゲート１４ａ上の正の電荷、及びワード線ゲート３４ａからの小電圧結合のために正の電圧を有することになり、したがって、第１の浮遊ゲート１４ａの下の第１のチャネル領域４６ａの部分がオンになる）場合、電流は、第１のチャネル領域４６ａを通って流れることになる。電流は、消去状態として検知される。第１の浮遊ゲート１４ａがプログラムされている（すなわち、浮遊ゲート１４ａの下の第１のチャネル領域４６ａの部分がオンになるのを防止するのに十分な電子でプログラムされている）場合、第１のチャネル領域４６ａを通る電流は、減少するか、又は流れないであろう。低電流又はゼロ電流は、プログラムされた状態として検知される。メモリセル５２は、表１の電圧の組み合わせを使用して同様に読み出される。
メモリセル５０及び５２の形成、並びに結果として生じる構造は、多くの利点を有する。第１及び第２のワード線ゲート３４ａ／３４ｂの下の絶縁材（すなわち、酸化物層３２）は、特に高速用途のためのより高い性能のために、第１及び第２の浮遊ゲート１４ａ／１４ｂの下の絶縁材（すなわち、酸化物層１２）よりはるかに薄くすることができる。第１及び第２の浮遊ゲート１４ａ／１４ｂと、第１及び第２の消去ゲート３８ａ／３８ｂとの間の絶縁材（すなわち、酸化物層３６）は、第１及び第２の浮遊ゲート１４ａ／１４ｂと、第１及び第２のワード線ゲート３４ａ／３４ｂとの間の絶縁材（すなわち、酸化物スペーサ３０）より薄くすることができる。第１及び第２の消去ゲート３８ａ／３８ｂと、第１及び第２の浮遊ゲート１４ａ／１４ｂとの間の電圧結合比が比較的低いため（第１及び第２の消去ゲート３８ａ／３８ｂ（ノッチ３８ｃを有する）の角領域のみが第１及び第２の浮遊ゲート１４ａ／１４ｂの角領域（縁部１４ｃを有する）に近接しているため）、消去性能が向上する。構造を画定するのに必要なフォトリソグラフィマスキングステップは、２つだけであり、１つは、トレンチ２２を形成するためのものであり、１つは、導電層１８及び１４をエッチングして、第１及び第２の結合ゲート１８ａ／１８ｂ、並びに第１及び第２の浮遊ゲート１４ａ／１４ｂの形成を完了するためのものである。ワード線ゲート３４ａ／３８ｂ、並びに第１及び第２の消去ゲート３８ａ／３８ｂは、両方とも、第１及び第２の浮遊ゲート１４ａ／１４ｂに自己整合される。この自己整合は、第１及び第２のチャネル領域４６ａ／４６ｂの長さにわたって、より良好な制御を提供する。最後に、第１及び第２結合ゲート１８ａ／１８ｂを第１及び第２の浮遊ゲート１４ａ／１４ｂの上方にそれぞれ配設し、第１及び第２の消去ゲート３８ａ／３８ｂを第１及び第２のワード線ゲート３４ａ／３４ｂの上方にそれぞれ配設することによって、メモリセル５０／５２をより小型のサイズに縮小することができる。
図７Ａ～図７Ｂは、メモリセル５０／５２を形成するための別の実施形態を示しており、これは、図５Ａの構造体から始まる。酸化物スペーサ２８の形成が省略されていることを除いて、図５Ｂに関して説明された上記の処理ステップが行われ、図７Ａに示される構造が得られる。次に、図５Ｃ～図５Ｆに関して上述した残りの処理ステップが行われ（酸化物スペーサ２８は、形成されなかったため除去されないことを除く）、図７Ｂに示す最終構造が得られる。この最終構造と、図６の構造との主な違いは、ノッチが消去ゲートに形成されていないことである。代わりに、窒化物スペーサ２６は、第１及び第２の浮遊ゲート１４ａ／１４ｂの側部と位置合わせされ、これは、第１及び第２の消去ゲート３８ａ／３８ｂが形成されるとき、トレンチ２２の側壁が平坦であることを意味する。第１及び第２の消去ゲート３８ａ／３８ｂにおけるノッチの欠如が消去効率を低減する可能性があるとしても、メモリセル５０／５２は、ノッチが形成される場合よりサイズを縮小することができ、ノッチの欠如は、第１及び第２の消去ゲート３８ａ／３８ｂと、第１及び第２の浮遊ゲート１４ａ／１４ｂとの間の容量結合を低減することになる。
（図８に示すように）同じ基板１０に形成されていることが好ましい（ただし、必ずしもそうではない）制御回路９６は、上述のように、表１の電圧を印加することによって、本明細書に記載のメモリセル５０又は５２のアレイ９８をプログラムし、読み出し、かつ消去するように構成されている。
本発明は、上で説明され、本明細書において図示した実施形態に限定されるものではなく、添付の請求の範囲にあるあらゆる全ての変形例も包含することが理解されよう。例えば、本明細書における本発明への言及は、特許請求の範囲又は特許請求項の用語の限定を意図するものではなく、代わりに特許請求の範囲の１つ以上によって網羅され得る１つ以上の特徴に言及するにすぎない。上で説明した材料、プロセス、及び数値の実施例は、単に例示的なものであり、特許請求の範囲を限定するものとみなされるべきではない。更に、特許請求及び明細書を見てわかるように、すべての方法のステップを例示又は請求した正確な順序で行う必要はなく、むしろ任意の順序で本発明のメモリセルの適切な形成が可能である。最後に、単一層の材料をそのような又は同様の材料の複数層として形成することができ、逆もまた同様である。
本明細書で使用される、「の上方に（over）」及び「に（on）」という用語はともに、「上に直接」（中間材料、要素、又は間隙がそれらの間に配設されていない）及び「上に間接的に」（中間材料、要素、又は間隙がそれらの間に配設されている）を包括的に含むことに留意されるべきである。同様に、「隣接した」という用語は、「直接隣接した」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「間接的に隣接した」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「に取り付けられた」は、「に直接取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「に間接的に取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「電気的に結合された」は、「直接電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に接続していない）、及び「間接的に電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に接続している）を含む。例えば、「基板の上方に」要素を形成することは、中間材料／要素が介在せずに直接基板にその要素を形成することも、１つ以上の中間材料／要素が介在して間接的に基板にその要素を形成することも含み得る。
３つ以上のゲートを有するスプリットゲートメモリセルもまた既知である。例えば、米国特許第８，７１１，６３６号（「’６３６特許」）は、浮遊ゲートとより良好に容量結合するために、ソース領域の上方に配設され、かつそのソース領域から絶縁された追加の結合ゲートを有するメモリセルを開示している。例えば、ソース領域１１４の上方に配設された結合ゲート１２４を示す図３を参照されたい。
米国特許第６，７４７，３１０号（「’３１０特許」）には、４ゲートメモリが開示されている。例えば、図４に示されるように、メモリセルは、ソース領域１１４、ドレイン領域１１６、チャネル領域１１８の第１の部分の上方にある浮遊ゲート１２０、チャネル領域１１８の第２の部分の上方にある選択（ワード線）ゲート１２８、浮遊ゲート１２０の上方にある制御ゲート１２２、及びソース領域１１４の上方にある消去ゲート１３０を有する。プログラミングは、チャネル領域１１８からの熱せられた電子がそれ自体を浮遊ゲート１２０に注入することによって示される。消去は、消去ゲート１３０に正の電圧（かつ任意選択的に、制御ゲート１２２に負の電圧）を加えることによって、浮遊ゲート１２０から消去ゲート１３０に電子がトンネルすることによって示される。しかしながら、この構成は、消去効率が消去ゲートと浮遊ゲートとの間の高い結合比によって損なわれる可能性があり、それにより、製造が複雑になる可能性があるため、理想的ではない。

Claims (16)

  1. メモリデバイスであって、
    第１の導電型の半導体材料の基板と、
    前記基板内に離隔されており、かつ前記第１の導電型とは異なる第２の導電型を有する第１及び第２の領域であって、前記基板内の第１のチャネル領域が前記第１の領域と前記第２の領域との間に延在する、第１及び第２の領域と、
    前記第２の領域に隣接した、前記第１のチャネル領域の第１の部分の上方に配設され、かつ前記第１のチャネル領域の前記第１の部分から絶縁されている第１の浮遊ゲートと、
    前記第１の浮遊ゲートの上方に配設され、かつ前記第１の浮遊ゲートから絶縁されている第１の結合ゲートと、
    前記第１の領域に隣接した、前記第１のチャネル領域の第２の部分の上方に配設され、かつ前記第１のチャネル領域の前記第２の部分から絶縁されている第１のワード線ゲートと、
    前記第１のワード線ゲートの上方に配設され、かつ前記第１のワード線ゲートから絶縁されている第１の消去ゲートと、を備える、メモリデバイス。
  2. 前記第２の導電型を有する、前記基板内の第３の領域であって、前記基板内の第２のチャネル領域が前記第１の領域と前記第３の領域との間に延在する、第３の領域と、
    前記第３の領域に隣接した、前記第２のチャネル領域の第１の部分の上方に配設され、かつ前記第２のチャネル領域の前記第１の部分から絶縁されている第２の浮遊ゲートと、
    前記第２の浮遊ゲートの上方に配設され、かつ前記第２の浮遊ゲートから絶縁されている第２の結合ゲートと、
    前記第１の領域に隣接した、前記第２のチャネル領域の第２の部分の上方に配設され、かつ前記第２のチャネル領域の前記第２の部分から絶縁されている第２のワード線ゲートと、
    前記第２のワード線ゲートの上方に配設され、かつ前記第２のワード線ゲートから絶縁されている第２の消去ゲートと、を更に備える、請求項１に記載のメモリデバイス。
  3. 前記第１の浮遊ゲートは、前記第２の領域の上方に部分的に配設され、かつ前記第２の領域から絶縁されており、前記第２の浮遊ゲートは、前記第３の領域の上方に部分的に配設され、かつ前記第３の領域から絶縁されている、請求項２に記載のメモリデバイス。
  4. 前記第１の消去ゲートは、前記第１の浮遊ゲートの縁部に面するノッチを含み、前記第２の消去ゲートは、前記第２の浮遊ゲートの縁部に面するノッチを含む、請求項２に記載のメモリデバイス。
  5. 前記第１のワード線ゲートと前記基板との間の絶縁材は、前記第１の浮遊ゲートと前記基板との間の絶縁材より薄く、前記第２のワード線ゲートと前記基板との間の絶縁材は、前記第２の浮遊ゲートと前記基板との間の絶縁材より薄い、請求項２に記載のメモリデバイス。
  6. 前記第１の消去ゲートと前記第１の浮遊ゲートとの間の絶縁材は、前記第１のワード線ゲートと前記第１の浮遊ゲートとの間の絶縁材より薄く、前記第２の消去ゲートと前記第２の浮遊ゲートとの間の絶縁材は、前記第２のワード線ゲートと前記第２の浮遊ゲートとの間の絶縁材より薄い、請求項２に記載のメモリデバイス。
  7. 前記第１のワード線ゲートは、前記第１の浮遊ゲートの側面に隣接して配設され、かつ前記第１の浮遊ゲートから絶縁されており、
    前記第１の消去ゲートは、前記第１の結合ゲートの側面に隣接して配設され、かつ前記第１の結合ゲートから絶縁されており、
    前記第２のワード線ゲートは、前記第２の浮遊ゲートの側面に隣接して配設され、かつ前記第２の浮遊ゲートから絶縁されており、
    前記第２の消去ゲートは、前記第２の結合ゲートの側面に隣接して配設され、かつ前記第２の結合ゲートから絶縁されている、請求項２に記載のメモリデバイス。
  8. 制御回路を更に備え、前記制御回路は、
    前記第１の消去ゲート、前記第１のワード線ゲート、前記第１の結合ゲート、及び前記第２の領域に正の電圧を印可し、かつ前記第１の領域に電流を供給することによって、前記第１の浮遊ゲートをプログラムし、
    前記第１のワード線ゲート、前記第１の結合ゲート、及び前記第１の領域に正の電圧を印可することによって、前記第１の浮遊ゲートを読み出し、かつ
    前記第１の消去ゲートに正の電圧を印可することによって、前記第１の浮遊ゲートを消去するように構成されている、請求項１に記載のメモリデバイス。
  9. メモリセルを形成する方法であって、
    第１の導電型を有する半導体基板に第１の絶縁層を形成するステップと、
    前記第１の絶縁層に第１の導電層を形成するステップと、
    前記第１の導電層に第２の絶縁層を形成するステップと、
    前記第２の絶縁層に第２の導電層を形成するステップと、
    前記第２の導電層に第３の絶縁層を形成するステップと、
    前記第３の絶縁層、前記第２の導電層、及び前記第２の絶縁層を通って延在するトレンチを形成するステップと、
    前記トレンチの側壁に沿って複数の絶縁スペーサを形成するステップと、
    前記複数の絶縁スペーサの間の前記第１の導電層を通って前記トレンチを延在させるステップと、
    前記トレンチ内に導電材料の第１のブロックを形成するステップであって、前記導電材料の第１のブロックは、前記基板の上方に垂直に配設され、かつ前記基板から絶縁され、前記第１の導電層の側面に隣接し、かつ前記第１の導電層から絶縁される、形成するステップと、
    前記トレンチ内に第１及び第２の消去ゲートを形成するステップであって、前記第１及び第２の消去ゲートは、前記導電材料の第１のブロックの上方に垂直に配設され、かつ前記導電材料の第１のブロックから絶縁される、形成するステップと、
    前記導電材料の第１のブロックの第１及び第２の部分をそれぞれの第１及び第２のワード線ゲートとして維持しながら、前記第１の消去ゲートと前記第２の消去ゲートとの間の前記導電材料の第１のブロックの部分を除去するステップと、
    前記第１のワード線ゲートと前記第２のワード線ゲートとの間の前記基板の部分内に第１の領域を形成し、かつ前記第１の導電型とは異なる第２の導電型を有するステップと、
    前記第２の導電層の第１及び第２の部分をそれぞれの第１及び第２の結合ゲートとして維持しながら、前記第２の導電層の部分を除去するステップと、
    前記第１の導電層の第１及び第２の部分をそれぞれの第１及び第２の浮遊ゲートとして維持しながら、前記第１の導電層の部分を除去するステップと、
    前記基板内に第２及び第３の領域を形成し、かつ前記第２の導電型を有するステップと、を含み、前記第２の領域は前記第１の浮遊ゲートに隣接し、かつ前記第３の領域は前記第２の浮遊ゲートに隣接しており、前記基板内の第１のチャネル領域は前記第１の領域と前記第２の領域との間に延在し、かつ前記基板内の第２のチャネル領域は前記第１の領域と前記第３の領域との間に延在し、
    前記第１の浮遊ゲートは、前記基板の上方に配設され、かつ前記基板から絶縁され、前記第１のワード線ゲートの側面に隣接し、かつ前記第１のワード線ゲートから絶縁され、
    前記第２の浮遊ゲートは、前記基板の上方に配設され、かつ前記基板から絶縁され、前記第２のワード線ゲートの側面に隣接し、かつ前記第２のワード線ゲートから絶縁され、
    前記第１の結合ゲートは、前記第１の浮遊ゲートの上方に配設され、かつ前記第１の浮遊ゲートから絶縁され、
    前記第２の結合ゲートは、前記第２の浮遊ゲートの上方に配設され、かつ前記第２の浮遊ゲートから絶縁され、
    前記第１の消去ゲートは、前記第１のワード線ゲートの上方に配設され、かつ前記第１のワード線ゲートから絶縁され、
    前記第２の消去ゲートは、前記第２のワード線ゲートの上方に配設され、かつ前記第２のワード線ゲートから絶縁される、方法。
  10. 前記第１のワード線ゲートは、前記第１の浮遊ゲートの側面に隣接して配設され、かつ前記第１の浮遊ゲートから絶縁され、
    前記第１の消去ゲートは、前記第１の結合ゲートの側面に隣接して配設され、かつ前記第１の結合ゲートから絶縁され、
    前記第２のワード線ゲートは、前記第２の浮遊ゲートの側面に隣接して配設され、かつ前記第２の浮遊ゲートから絶縁され、
    前記第１の消去ゲートは、前記第１の結合ゲートの側面に隣接して配設され、かつ前記第１の結合ゲートから絶縁される、請求項９に記載の方法。
  11. 前記第１及び第２の消去ゲートを前記形成するステップの前に、前記方法は、
    前記トレンチの前記側壁に沿って、前記複数の絶縁スペーサのうちの少なくとも１つを除去するステップを更に含む、請求項９に記載の方法。
  12. 前記第１の消去ゲートは、前記第１の浮遊ゲートの縁部に面するノッチを含み、前記第２の消去ゲートは、前記第２の浮遊ゲートの縁部に面するノッチを含む、請求項１１に記載の方法。
  13. 前記第１の浮遊ゲートは、前記第２の領域の上方に部分的に配設され、かつ前記第２の領域から絶縁され、前記第２の浮遊ゲートは、前記第３の領域の上方に部分的に配設され、かつ前記第３の領域から絶縁される、請求項９に記載の方法。
  14. 前記ワード線ゲートと前記基板との間の絶縁材は、前記第１及び第２の浮遊ゲートと前記基板との間の絶縁材より薄い、請求項９に記載の方法。
  15. 前記消去ゲートと前記第１及び第２の浮遊ゲートとの間の絶縁材は、前記ワード線ゲートと前記第１及び第２の浮遊ゲートとの間の絶縁材より薄い、請求項９に記載の方法。
  16. 前記第１及び第２の消去ゲートを前記形成するステップは、
    前記トレンチ内にポリシリコンを堆積させるステップと、
    異方性エッチングを行うステップと、を含み、前記第１及び第２の消去ゲートは、前記ポリシリコンの離隔されたスペーサである、請求項９に記載の方法。
JP2023519476A 2020-09-30 2021-02-08 ワード線ゲートの上方に配設された消去ゲートを有するスプリットゲート不揮発性メモリセル、及びその作製方法 Pending JP2023544019A (ja)

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