JPH11163170A - 不揮発生メモリ及びその製造方法 - Google Patents
不揮発生メモリ及びその製造方法Info
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- JPH11163170A JPH11163170A JP33655397A JP33655397A JPH11163170A JP H11163170 A JPH11163170 A JP H11163170A JP 33655397 A JP33655397 A JP 33655397A JP 33655397 A JP33655397 A JP 33655397A JP H11163170 A JPH11163170 A JP H11163170A
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Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】 従来のフラッシュメモリは千回から１万回以
上の書き込み／消去動作を繰り返すと保持特性が劣化す
る。この問題を解決する。 【解決手段】 フローティングゲート電極１０４の端部
からソース領域１０８表面までの距離Ｌ１を、前記ゲー
ト絶縁膜の膜厚Ｗの３．６倍から５．５倍までとするこ
とで消去速度を低下させることなく保持特性を向上させ
ることができる。
上の書き込み／消去動作を繰り返すと保持特性が劣化す
る。この問題を解決する。 【解決手段】 フローティングゲート電極１０４の端部
からソース領域１０８表面までの距離Ｌ１を、前記ゲー
ト絶縁膜の膜厚Ｗの３．６倍から５．５倍までとするこ
とで消去速度を低下させることなく保持特性を向上させ
ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は不揮発生メモリ、さ
らに詳しくはフローティングゲートを有するＭＯＳスタ
ックトゲート型の書き換え可能な不揮発生メモリ及びそ
の製造方法に関する。
らに詳しくはフローティングゲートを有するＭＯＳスタ
ックトゲート型の書き換え可能な不揮発生メモリ及びそ
の製造方法に関する。
【０００２】
【従来の技術】電源を切っても情報が消えない性質（不
揮発生）をもつメモリのうち、電気的に書き込み・消去
動作が可能で、一括消去が行えるメモリとしてフラッシ
ュメモリがある。図２は、従来のフラッシュメモリのメ
モリセル断面図を示す。図２において、１０１はシリコ
ン基板、１０３はゲート酸化膜、１０４はフローティン
グゲート（ＦＧ）電極、１０５は電極間絶縁膜、１０６
はコントロールゲート電極、１０７はドレイン領域、１
０８はソース領域、（Ｗ）はゲート酸化膜厚、（Ｌ２）
はＦＧ端部からソース領域表面までの距離を示す。
揮発生）をもつメモリのうち、電気的に書き込み・消去
動作が可能で、一括消去が行えるメモリとしてフラッシ
ュメモリがある。図２は、従来のフラッシュメモリのメ
モリセル断面図を示す。図２において、１０１はシリコ
ン基板、１０３はゲート酸化膜、１０４はフローティン
グゲート（ＦＧ）電極、１０５は電極間絶縁膜、１０６
はコントロールゲート電極、１０７はドレイン領域、１
０８はソース領域、（Ｗ）はゲート酸化膜厚、（Ｌ２）
はＦＧ端部からソース領域表面までの距離を示す。
【０００３】１ビットのメモリセルは、Ｐ型シリコン基
板１０１表面に設けられた１つのＥＥＰＲＯＭからな
る。このＥＥＰＲＯＭは、Ｎ型ソース領域１０８とＮ型
ドレイン領域１０７とに挟まれたチャンネル領域及びゲ
ート酸化膜１０３とフローティングゲート電極１０４と
電極間絶縁膜１０５とコントロールゲート電極１０６か
ら構成されている。ゲート酸化膜１０３，フローティン
グゲート電極１０４，電極間絶縁膜１０５及びフローテ
ィングゲート電極１０６は、チャンネル領域上に積層さ
れている。Ｎ型ソース領域１０８及びＮ型ドレイン領域
１０７は、それぞれコントルールゲート電極１０６に自
己整合的にＰ型シリコン基板１０１表面の素子形成領域
に設けられている。
板１０１表面に設けられた１つのＥＥＰＲＯＭからな
る。このＥＥＰＲＯＭは、Ｎ型ソース領域１０８とＮ型
ドレイン領域１０７とに挟まれたチャンネル領域及びゲ
ート酸化膜１０３とフローティングゲート電極１０４と
電極間絶縁膜１０５とコントロールゲート電極１０６か
ら構成されている。ゲート酸化膜１０３，フローティン
グゲート電極１０４，電極間絶縁膜１０５及びフローテ
ィングゲート電極１０６は、チャンネル領域上に積層さ
れている。Ｎ型ソース領域１０８及びＮ型ドレイン領域
１０７は、それぞれコントルールゲート電極１０６に自
己整合的にＰ型シリコン基板１０１表面の素子形成領域
に設けられている。
【０００４】この素子形成領域は、Ｐ型シリコン基板１
０１表面の縦方向及び横方向（直交する２つの方向）に
それぞれ所要の間隔を有して設けられた格子状の領域か
らなり、この素子形成領域に囲まれた素子分離領域には
フィールド酸化膜が設けられている（図示せず）。コン
トロールゲート電極１０６はワード線となり、同一のワ
ード線に属するメモリセルのＮ型ソース領域１０８は共
通になっている。隣接する２つのＮ型ソース領域１０８
の間には、２つのコントロールゲート電極が設けられ、
これら２つのＮ型ソース領域１０８の間に設けられた２
つのメモリセルは、１つのＮ型ドレイン領域１０７を共
有している。それぞれのＮ型ドレイン領域１０７に接続
されるそれぞれのビット線は、ワード線に直交するよう
に設けられている。
０１表面の縦方向及び横方向（直交する２つの方向）に
それぞれ所要の間隔を有して設けられた格子状の領域か
らなり、この素子形成領域に囲まれた素子分離領域には
フィールド酸化膜が設けられている（図示せず）。コン
トロールゲート電極１０６はワード線となり、同一のワ
ード線に属するメモリセルのＮ型ソース領域１０８は共
通になっている。隣接する２つのＮ型ソース領域１０８
の間には、２つのコントロールゲート電極が設けられ、
これら２つのＮ型ソース領域１０８の間に設けられた２
つのメモリセルは、１つのＮ型ドレイン領域１０７を共
有している。それぞれのＮ型ドレイン領域１０７に接続
されるそれぞれのビット線は、ワード線に直交するよう
に設けられている。
【０００５】メモリセルへの書き込みは、そのメモリセ
ルのコントロールゲート電極１０６に高電圧（例えば１
２Ｖ）を印加し、ビット線を介してそのメモリセルのＮ
型ドレイン領域１０７に高電圧（例えば７Ｖ）を印加
し、Ｐ型シリコン基板１０１及びＮ型ソース領域１０８
を接地した状態で、１ビット毎に行う。このときＮ型ド
レイン領域１０７側からホットキャリア（熱い電子）と
して発生したうちの電子が、フローティングゲート電極
１０４に注入され、書き込み前に低い正の値（例えば２
Ｖ）であったメモリセルのＶｔｍ（閾値電圧）が、高い
値（例えば７Ｖ）になる。
ルのコントロールゲート電極１０６に高電圧（例えば１
２Ｖ）を印加し、ビット線を介してそのメモリセルのＮ
型ドレイン領域１０７に高電圧（例えば７Ｖ）を印加
し、Ｐ型シリコン基板１０１及びＮ型ソース領域１０８
を接地した状態で、１ビット毎に行う。このときＮ型ド
レイン領域１０７側からホットキャリア（熱い電子）と
して発生したうちの電子が、フローティングゲート電極
１０４に注入され、書き込み前に低い正の値（例えば２
Ｖ）であったメモリセルのＶｔｍ（閾値電圧）が、高い
値（例えば７Ｖ）になる。
【０００６】メモリセルにおける消去は、例えば５１２
ｋビット毎に行われる。図２に示したメモリセルでは、
フローティングゲート電極１０４に蓄積された電子を、
ゲート酸化膜１０３を介してソース領域１０８へファウ
ラー・ノードハイム(Fowler-Nordheim) トンネル電流と
して流すことにより消去が行われる。この方法をソース
消去と呼ぶ。これは、コントロールゲート電極１０６と
Ｐ型シリコン基板１０１を接地電位とし、ソース領域１
０８に高電圧を印加して行われ、Ｖｔｍを低い正の値に
する。またこの消去動作は、コントロールゲート電極１
０６に負電圧（例えば−５Ｖ）を印加し、ソース領域１
０８に正電圧（例えば＋５Ｖ），Ｐ型シリコン基板１０
１に接地電圧を印加することでも行われる。この方法は
ソース・ゲート消去と呼ばれる。
ｋビット毎に行われる。図２に示したメモリセルでは、
フローティングゲート電極１０４に蓄積された電子を、
ゲート酸化膜１０３を介してソース領域１０８へファウ
ラー・ノードハイム(Fowler-Nordheim) トンネル電流と
して流すことにより消去が行われる。この方法をソース
消去と呼ぶ。これは、コントロールゲート電極１０６と
Ｐ型シリコン基板１０１を接地電位とし、ソース領域１
０８に高電圧を印加して行われ、Ｖｔｍを低い正の値に
する。またこの消去動作は、コントロールゲート電極１
０６に負電圧（例えば−５Ｖ）を印加し、ソース領域１
０８に正電圧（例えば＋５Ｖ），Ｐ型シリコン基板１０
１に接地電圧を印加することでも行われる。この方法は
ソース・ゲート消去と呼ばれる。
【０００７】
【発明が解決しようとする課題】上記のような従来のフ
ラッシュメモリでは、書き込み／消去動作が繰り返され
た場合に保持特性が劣化するという問題がある。すなわ
ち上述のような条件の書き込み動作，消去動作を千回か
ら１万回程度の行った後に、書き込み状態（Ｖｔｍが高
い）にすると、Ｖｔｍが時間と共に減少してしまうよう
になる。これはフローティングゲートの端部で電界集中
が発生するために、消去動作時に電流が局所的に流れ、
この部分の劣化が他の部分の劣化に比べて著しいことが
原因となる。
ラッシュメモリでは、書き込み／消去動作が繰り返され
た場合に保持特性が劣化するという問題がある。すなわ
ち上述のような条件の書き込み動作，消去動作を千回か
ら１万回程度の行った後に、書き込み状態（Ｖｔｍが高
い）にすると、Ｖｔｍが時間と共に減少してしまうよう
になる。これはフローティングゲートの端部で電界集中
が発生するために、消去動作時に電流が局所的に流れ、
この部分の劣化が他の部分の劣化に比べて著しいことが
原因となる。
【０００８】本発明はかかる問題点を解決するためにな
されたものであり、書き込み／消去動作の繰り返しによ
る保持特性の劣化を抑制できる不揮発生メモリを提供す
ることを目的としている。
されたものであり、書き込み／消去動作の繰り返しによ
る保持特性の劣化を抑制できる不揮発生メモリを提供す
ることを目的としている。
【０００９】
【課題を解決するための手段】本発明の不揮発生メモリ
は、半導体基板表面に設けられたソース領域及びドレイ
ン領域と、該ソース領域の端部及び該ドレイン領域の端
部に挟まれたチャネル領域と、ゲート酸化膜を介し該ソ
ース領域及びドレイン領域上に延在して該チャネル領域
上に設けられたフローティングゲート電極と、電極間絶
縁膜を介して該フローティングゲート電極上を覆うコン
トロールゲート電極とを有し、前記フローティングゲー
ト電極に電子を蓄積し或は蓄積された電子をフローティ
ングゲート電極から外部へ引き抜くことにより、記憶動
作及び消去動作を行うＭＯＳスタックゲート型の書き換
え可能な不揮発生メモリにおいて、前記フローティング
ゲートの端部から前記ソース領域表面までの距離を、前
記ゲート絶縁膜の膜厚より大きくしたことを特徴とす
る。
は、半導体基板表面に設けられたソース領域及びドレイ
ン領域と、該ソース領域の端部及び該ドレイン領域の端
部に挟まれたチャネル領域と、ゲート酸化膜を介し該ソ
ース領域及びドレイン領域上に延在して該チャネル領域
上に設けられたフローティングゲート電極と、電極間絶
縁膜を介して該フローティングゲート電極上を覆うコン
トロールゲート電極とを有し、前記フローティングゲー
ト電極に電子を蓄積し或は蓄積された電子をフローティ
ングゲート電極から外部へ引き抜くことにより、記憶動
作及び消去動作を行うＭＯＳスタックゲート型の書き換
え可能な不揮発生メモリにおいて、前記フローティング
ゲートの端部から前記ソース領域表面までの距離を、前
記ゲート絶縁膜の膜厚より大きくしたことを特徴とす
る。
【００１０】また前記フローティングゲートの端部から
前記ソース領域表面までの距離を、前記ゲート絶縁膜の
膜厚の３．６倍から５．５倍までとしたことを特徴とす
る。
前記ソース領域表面までの距離を、前記ゲート絶縁膜の
膜厚の３．６倍から５．５倍までとしたことを特徴とす
る。
【００１１】また本発明の不揮発生メモリの製造方法
は、ソース領域及びドレイン領域が設けられる半導体基
板表面に、ゲート酸化膜を介しフローティングゲート電
極と電極間絶縁膜とコントロールゲート電極とを形成
し、前記コントロール電極側面を熱酸化するＭＯＳスタ
ックゲート型の書き換え可能な不揮発生メモリの製造方
法において、前記フローティングゲートの端部から前記
ソース領域表面までの距離が、前記ゲート絶縁膜の膜厚
の３．６倍から５．５倍になるまで熱酸化を継続させる
工程を備えたことを特徴とする。
は、ソース領域及びドレイン領域が設けられる半導体基
板表面に、ゲート酸化膜を介しフローティングゲート電
極と電極間絶縁膜とコントロールゲート電極とを形成
し、前記コントロール電極側面を熱酸化するＭＯＳスタ
ックゲート型の書き換え可能な不揮発生メモリの製造方
法において、前記フローティングゲートの端部から前記
ソース領域表面までの距離が、前記ゲート絶縁膜の膜厚
の３．６倍から５．５倍になるまで熱酸化を継続させる
工程を備えたことを特徴とする。
【００１２】本発明の不揮発生メモリ及びその製造方法
は、上述のような構成とすることにより、消去速度の低
下を来さずにフローティングゲートの端部に電界が集中
するのを緩和できるようになる。
は、上述のような構成とすることにより、消去速度の低
下を来さずにフローティングゲートの端部に電界が集中
するのを緩和できるようになる。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は、本発明の一実施形態を説
明するためのフラッシュメモリのメモリセル断面図を示
す。図１において、１０１はシリコン基板（半導体基板
とも言う）、１０３はゲート酸化膜、１０４はフローテ
ィングゲート（ＦＧ）電極、１０５は電極間絶縁膜、１
０６はコントロールゲート電極、１０７はドレイン領
域、１０８はソース領域、（Ｗ）はゲート酸化膜厚、
（Ｌ１）はＦＧ端部からソース領域表面までの距離を示
す。
を参照して説明する。図１は、本発明の一実施形態を説
明するためのフラッシュメモリのメモリセル断面図を示
す。図１において、１０１はシリコン基板（半導体基板
とも言う）、１０３はゲート酸化膜、１０４はフローテ
ィングゲート（ＦＧ）電極、１０５は電極間絶縁膜、１
０６はコントロールゲート電極、１０７はドレイン領
域、１０８はソース領域、（Ｗ）はゲート酸化膜厚、
（Ｌ１）はＦＧ端部からソース領域表面までの距離を示
す。
【００１４】１ビットのメモリセルは、（１００）の面
方位で表面不純物濃度が２×１０17ｃｍ-3程度のＰ型シ
リコン基板１０１表面に設けられた１つのＥＥＰＲＯＭ
(electrically erasable programmable read only memo
ry) からなる。このＥＥＰＲＯＭは、Ｎ型ソース領域１
０８とＮ型ドレイン領域１０７とゲート酸化膜１０３と
フローティングゲート電極１０４と電極間絶縁膜１０５
とコントロールゲート電極１０６とから構成されてい
る。
方位で表面不純物濃度が２×１０17ｃｍ-3程度のＰ型シ
リコン基板１０１表面に設けられた１つのＥＥＰＲＯＭ
(electrically erasable programmable read only memo
ry) からなる。このＥＥＰＲＯＭは、Ｎ型ソース領域１
０８とＮ型ドレイン領域１０７とゲート酸化膜１０３と
フローティングゲート電極１０４と電極間絶縁膜１０５
とコントロールゲート電極１０６とから構成されてい
る。
【００１５】ゲート酸化膜１０３は、熱酸化膜により形
成され、その膜厚（Ｗ）は１１ｎｍ程度であり、このゲ
ート酸化膜１０３の上に、フローティングゲート電極１
０４，電極間絶縁膜１０５及びコントロールゲート電極
１０６が積層されている。
成され、その膜厚（Ｗ）は１１ｎｍ程度であり、このゲ
ート酸化膜１０３の上に、フローティングゲート電極１
０４，電極間絶縁膜１０５及びコントロールゲート電極
１０６が積層されている。
【００１６】フローティングゲート電極１０４は、膜厚
１５０ｎｍ程度のポリシリコンにリンをドーピングして
形成され、不純物濃度は、１×１０20ｃｍ-3程度以下と
する。ドーピングの方法は、リンの熱拡散法，リンのイ
オン注入法の何れを用いても良いが、イオン注入法を用
いる場合は、１５０ｎｍのポリシリコンに対して、５×
１０15ｃｍ-2程度の注入密度で行う。このときの注入エ
ネルギーは３０ｋｅＶ程度である。ＰＯＣｌ3 を用いた
リンの熱拡散を用いる場合には、８００°Ｃで１０分程
度の条件で行うが、制御性の点からはイオン注入法の方
が好ましい。このフローティングゲート電極１０４は、
フィールド酸化膜（図示せず）に片側で約０．２μｍ程
度延在する。
１５０ｎｍ程度のポリシリコンにリンをドーピングして
形成され、不純物濃度は、１×１０20ｃｍ-3程度以下と
する。ドーピングの方法は、リンの熱拡散法，リンのイ
オン注入法の何れを用いても良いが、イオン注入法を用
いる場合は、１５０ｎｍのポリシリコンに対して、５×
１０15ｃｍ-2程度の注入密度で行う。このときの注入エ
ネルギーは３０ｋｅＶ程度である。ＰＯＣｌ3 を用いた
リンの熱拡散を用いる場合には、８００°Ｃで１０分程
度の条件で行うが、制御性の点からはイオン注入法の方
が好ましい。このフローティングゲート電極１０４は、
フィールド酸化膜（図示せず）に片側で約０．２μｍ程
度延在する。
【００１７】電極間絶縁膜１０５は、高温気相成長法
（ＨＴＯ）による膜厚８ｎｍ程度の酸化シリコン膜と、
減圧気相成長法（ＬＰＣＶＤ）による膜厚９ｎｍ程度の
窒化シリコン膜及びＨＴＯによる膜厚４ｎｍ程度の酸化
シリコン膜とが積層された３層絶縁膜で形成される。な
お最上層は、ＨＴＯの代わりにＬＰＣＶＤ窒化シリコン
膜を熱酸化した膜でも良い。
（ＨＴＯ）による膜厚８ｎｍ程度の酸化シリコン膜と、
減圧気相成長法（ＬＰＣＶＤ）による膜厚９ｎｍ程度の
窒化シリコン膜及びＨＴＯによる膜厚４ｎｍ程度の酸化
シリコン膜とが積層された３層絶縁膜で形成される。な
お最上層は、ＨＴＯの代わりにＬＰＣＶＤ窒化シリコン
膜を熱酸化した膜でも良い。
【００１８】コントロールゲート電極１０６のゲート長
及びゲート幅は、どちらも０．８μｍ程度であり、膜厚
１５０ｎｍ程度のＮ型ポリシリコン膜と膜厚２００ｎｍ
程度のタングステンシリサイド膜とを積層して形成され
る。
及びゲート幅は、どちらも０．８μｍ程度であり、膜厚
１５０ｎｍ程度のＮ型ポリシリコン膜と膜厚２００ｎｍ
程度のタングステンシリサイド膜とを積層して形成され
る。
【００１９】Ｎ型ソース領域１０８及びＮ型ドレイン領
域１０７は、それぞれコントロールゲート電極１０６に
自己整合的にＰ型シリコン基板１０１表面の素子形成領
域に設けられる。素子形成領域は、Ｐ型シリコン基板１
０１表面の縦方向及び横方向（直交する２つの方向）に
それぞれ所要の間隔を有して設けられた格子状の領域か
らなり、この素子形成領域に囲まれた素子分離領域には
フィールド酸化膜（図示せず）が設けられている。
域１０７は、それぞれコントロールゲート電極１０６に
自己整合的にＰ型シリコン基板１０１表面の素子形成領
域に設けられる。素子形成領域は、Ｐ型シリコン基板１
０１表面の縦方向及び横方向（直交する２つの方向）に
それぞれ所要の間隔を有して設けられた格子状の領域か
らなり、この素子形成領域に囲まれた素子分離領域には
フィールド酸化膜（図示せず）が設けられている。
【００２０】Ｎ型ソース領域１０８の接合の深さは、
０．４μｍ弱であり、Ｎ型ソース領域１０８とフローテ
ィングゲート電極１０４とがオーバーラップする部分は
０．２５μｍ程度である。またＮ型ドレイン領域１０７
の接合深さは、０．１５μｍ程度であり、Ｎ型ドレイン
領域１０７とフローティングゲート電極１０４とがオー
バーラップする部分は０．１μｍ弱である。
０．４μｍ弱であり、Ｎ型ソース領域１０８とフローテ
ィングゲート電極１０４とがオーバーラップする部分は
０．２５μｍ程度である。またＮ型ドレイン領域１０７
の接合深さは、０．１５μｍ程度であり、Ｎ型ドレイン
領域１０７とフローティングゲート電極１０４とがオー
バーラップする部分は０．１μｍ弱である。
【００２１】コントロールゲート電極１０６はワード線
となり、同一のワード線に属するメモリセルのＮ型ソー
ス領域１０８は共通になっている。隣接する２つのＮ型
ソース領域１０８の間には、２つのコントロールゲート
電極が設けられ、これら２つのＮ型ソース領域１０８の
間に設けられた２つのメモリセルは、１つのＮ型ドレイ
ン領域１０７を共有している。それぞれのＮ型ドレイン
領域１０７に接続されるそれぞれのビット線は、ワード
線に直交するように設けられている。
となり、同一のワード線に属するメモリセルのＮ型ソー
ス領域１０８は共通になっている。隣接する２つのＮ型
ソース領域１０８の間には、２つのコントロールゲート
電極が設けられ、これら２つのＮ型ソース領域１０８の
間に設けられた２つのメモリセルは、１つのＮ型ドレイ
ン領域１０７を共有している。それぞれのＮ型ドレイン
領域１０７に接続されるそれぞれのビット線は、ワード
線に直交するように設けられている。
【００２２】本実施形態のメモリセルは、ＦＧの端部か
らソース領域表面までの距離（Ｌ１）を、ゲート酸化膜
厚（Ｗ）の３．６倍から５．５倍とする（なお図１は全
体の構成を理解し易くするための模式図であり、この部
分を含めて各寸法は正確ではない）。上述のように従来
のフラッシュメモリでは、書き込み／消去動作が繰り返
された場合に保持特性が劣化するという問題がある。こ
れはフローティングゲート電極１０４の端部で電界集中
が発生するために、消去動作時に電流が局所的に流れ、
この部分の劣化が著しいことが原因である。従って本発
明ではこの部分に生じる電界集中を緩和させるため、Ｆ
Ｇの端部からソース領域表面までの距離（Ｌ１）を、ゲ
ート酸化膜厚（Ｗ）より大きくしたことを第１の特徴と
する。
らソース領域表面までの距離（Ｌ１）を、ゲート酸化膜
厚（Ｗ）の３．６倍から５．５倍とする（なお図１は全
体の構成を理解し易くするための模式図であり、この部
分を含めて各寸法は正確ではない）。上述のように従来
のフラッシュメモリでは、書き込み／消去動作が繰り返
された場合に保持特性が劣化するという問題がある。こ
れはフローティングゲート電極１０４の端部で電界集中
が発生するために、消去動作時に電流が局所的に流れ、
この部分の劣化が著しいことが原因である。従って本発
明ではこの部分に生じる電界集中を緩和させるため、Ｆ
Ｇの端部からソース領域表面までの距離（Ｌ１）を、ゲ
ート酸化膜厚（Ｗ）より大きくしたことを第１の特徴と
する。
【００２３】図３は、ゲート酸化膜厚（Ｗ）が１１ｎｍ
の場合に、フローティングゲートの端部からソース領域
表面までの距離（Ｌ）を変化させて、保持特性を評価し
た実験結果である。この実験は、１２８ｋビットのメモ
リセルに対して、千回の書き込み／消去動作を繰り返し
た後、全てのメモリセルを書き込み状態にし、１２５°
Ｃで５００時間の保管を行い、１２８ｋビットのうち最
も低いＶｔｍを示すメモリセルのＶｔｍを測定したもの
である。図３の縦軸は保管前後のＶｔｍの差の絶対値、
横軸はフローティングゲートの端部からソース領域表面
までの距離（Ｌ）である。この距離（Ｌ）が４０ｎｍ以
上になると、Ｖｔｍの変化が急激に小さくなり、保守特
性が向上しているのが解る。これはフローティングゲー
ト端部での電界集中が緩和されたことによる効果であ
る。
の場合に、フローティングゲートの端部からソース領域
表面までの距離（Ｌ）を変化させて、保持特性を評価し
た実験結果である。この実験は、１２８ｋビットのメモ
リセルに対して、千回の書き込み／消去動作を繰り返し
た後、全てのメモリセルを書き込み状態にし、１２５°
Ｃで５００時間の保管を行い、１２８ｋビットのうち最
も低いＶｔｍを示すメモリセルのＶｔｍを測定したもの
である。図３の縦軸は保管前後のＶｔｍの差の絶対値、
横軸はフローティングゲートの端部からソース領域表面
までの距離（Ｌ）である。この距離（Ｌ）が４０ｎｍ以
上になると、Ｖｔｍの変化が急激に小さくなり、保守特
性が向上しているのが解る。これはフローティングゲー
ト端部での電界集中が緩和されたことによる効果であ
る。
【００２４】従ってこの距離（Ｌ）を大きくすることに
よって保守特性の劣化を緩和させることができるが、一
方、この距離を大きくし過ぎると書き込み／消去におけ
る消去速度が低下し、デバイスとしての動作が遅くなる
という問題が発生する。図４は、ゲート酸化膜厚（Ｗ）
が１１ｎｍの場合に、フローティングゲート端部からソ
ース領域表面までの距離（Ｌ）を変化させて、メモリセ
ルの消去速度を測定した実験結果である。図４から明ら
かなように、距離（Ｌ）が５５ｎｍ以上では、消去時間
が急激に増大し、５５ｎｍ以下では消去時間を１秒以内
に収まることが解る。従って本発明では、ＦＧの端部か
らソース領域表面までの距離（Ｌ１）を、ゲート酸化膜
厚（Ｗ）より５．５倍以上大きくしないことを第２の特
徴とする。すなわち本発明はフローティングゲートの端
部からソース領域表面までの距離（Ｌ１）をゲート酸化
膜厚（Ｗ）の３．６倍から５．５倍に設定することによ
って、消去速度を低下させずに保持特性の向上を図る構
成とした。
よって保守特性の劣化を緩和させることができるが、一
方、この距離を大きくし過ぎると書き込み／消去におけ
る消去速度が低下し、デバイスとしての動作が遅くなる
という問題が発生する。図４は、ゲート酸化膜厚（Ｗ）
が１１ｎｍの場合に、フローティングゲート端部からソ
ース領域表面までの距離（Ｌ）を変化させて、メモリセ
ルの消去速度を測定した実験結果である。図４から明ら
かなように、距離（Ｌ）が５５ｎｍ以上では、消去時間
が急激に増大し、５５ｎｍ以下では消去時間を１秒以内
に収まることが解る。従って本発明では、ＦＧの端部か
らソース領域表面までの距離（Ｌ１）を、ゲート酸化膜
厚（Ｗ）より５．５倍以上大きくしないことを第２の特
徴とする。すなわち本発明はフローティングゲートの端
部からソース領域表面までの距離（Ｌ１）をゲート酸化
膜厚（Ｗ）の３．６倍から５．５倍に設定することによ
って、消去速度を低下させずに保持特性の向上を図る構
成とした。
【００２５】次にこのような不揮発生メモリの製造方法
について説明する。先ず（１００）の面方位で表面不純
物濃度が２×１０17ｃｍ-3程度のＰ型シリコン基板１０
１表面の第１の方向に所要の間隔を有し、第２の方向に
延ばして配置された縞状の素子分離領域に、膜厚０．６
μｍのＬＯＣＯＳ型のフィールド酸化膜を形成する（図
示せず）。次に、素子分離領域の間の素子形成領域に、
熱酸化により膜厚１１ｎｍ程度のゲート酸化膜１０３を
形成する。この素子分離領域の第１の方向の幅は０．８
μｍである。
について説明する。先ず（１００）の面方位で表面不純
物濃度が２×１０17ｃｍ-3程度のＰ型シリコン基板１０
１表面の第１の方向に所要の間隔を有し、第２の方向に
延ばして配置された縞状の素子分離領域に、膜厚０．６
μｍのＬＯＣＯＳ型のフィールド酸化膜を形成する（図
示せず）。次に、素子分離領域の間の素子形成領域に、
熱酸化により膜厚１１ｎｍ程度のゲート酸化膜１０３を
形成する。この素子分離領域の第１の方向の幅は０．８
μｍである。
【００２６】次に、ＣＶＤ法により１５０ｎｍの膜厚
で、ポリシリコン膜を成長させる。そして成長させたポ
リシリコン膜に対して、３０ｋｅＶのエネルギー，５×
１０14ｃｍ-2の密度でリンのイオン注入を行いＮ型ポリ
シリコン膜を形成する。次にフォトレジスト膜パターン
をマスクにして異方性エッチングを行い、素子領域全面
を覆い、素子分離領域との重なりが０．２μｍとなるよ
うな、第２の方向に延在する島状の形状にＮ型ポリシリ
コン膜を残す。次にＨＴＯによる膜厚８ｎｍ程度の酸化
シリコン膜，ＬＰＣＶＤによる膜厚９ｎｍ程度の窒化シ
リコン膜及びＰＣＶＤ窒化シリコン膜を熱酸化した酸化
シリコン膜が積層された３層絶縁膜を形成する。次に膜
厚１５０μｍ程度のポリシリコン膜を成長させた後、リ
ン拡散を行って低抵抗化し、その表面にタングステンシ
リサイドをスパッタして、ポリシリコン／シリサイド膜
を形成する。
で、ポリシリコン膜を成長させる。そして成長させたポ
リシリコン膜に対して、３０ｋｅＶのエネルギー，５×
１０14ｃｍ-2の密度でリンのイオン注入を行いＮ型ポリ
シリコン膜を形成する。次にフォトレジスト膜パターン
をマスクにして異方性エッチングを行い、素子領域全面
を覆い、素子分離領域との重なりが０．２μｍとなるよ
うな、第２の方向に延在する島状の形状にＮ型ポリシリ
コン膜を残す。次にＨＴＯによる膜厚８ｎｍ程度の酸化
シリコン膜，ＬＰＣＶＤによる膜厚９ｎｍ程度の窒化シ
リコン膜及びＰＣＶＤ窒化シリコン膜を熱酸化した酸化
シリコン膜が積層された３層絶縁膜を形成する。次に膜
厚１５０μｍ程度のポリシリコン膜を成長させた後、リ
ン拡散を行って低抵抗化し、その表面にタングステンシ
リサイドをスパッタして、ポリシリコン／シリサイド膜
を形成する。
【００２７】次にフォトレジスト膜パターンをマスクに
して、ポリシリコン／シリサイド膜，３層絶縁膜，Ｎ型
ポリシリコン膜を順次異方性エッチングして、コントロ
ールゲート電極１０６，電極間絶縁膜１０５，フローテ
ィングゲート電極１０４を形成する。なおコントロール
ゲート電極を構成する導電体膜は、膜厚も含めてポリシ
リコン／シリサイド膜に限定されるものではない。
して、ポリシリコン／シリサイド膜，３層絶縁膜，Ｎ型
ポリシリコン膜を順次異方性エッチングして、コントロ
ールゲート電極１０６，電極間絶縁膜１０５，フローテ
ィングゲート電極１０４を形成する。なおコントロール
ゲート電極を構成する導電体膜は、膜厚も含めてポリシ
リコン／シリサイド膜に限定されるものではない。
【００２８】次に、Ｏ２プラズマによるアッシング等に
より、フォトレジスト膜を除去し、露出した部分のゲー
ト酸化膜１０３をエッチングした後、コントロールゲー
ト電極１０４，フローティングゲート電極１０６の側面
を熱酸化する。このとき本実施形態では、フローティン
グゲートの端部からソース領域表面までの距離（Ｌ）
が、ゲート酸化膜厚（Ｗ）の３．６倍から５．５倍の距
離Ｌ１（実施例では例えば５０ｎｍ）になるまで熱酸化
を行う。
より、フォトレジスト膜を除去し、露出した部分のゲー
ト酸化膜１０３をエッチングした後、コントロールゲー
ト電極１０４，フローティングゲート電極１０６の側面
を熱酸化する。このとき本実施形態では、フローティン
グゲートの端部からソース領域表面までの距離（Ｌ）
が、ゲート酸化膜厚（Ｗ）の３．６倍から５．５倍の距
離Ｌ１（実施例では例えば５０ｎｍ）になるまで熱酸化
を行う。
【００２９】この後、リン，砒素のイオン注入と熱処理
を行ってソース電極１０８を形成する。さらに砒素のイ
オン注入と熱処理を行ってドレイン領域１０７を形成す
る。また、層間絶縁膜，ドレイン領域に対するビット線
コンタクト，ビット線を形成して終了する。
を行ってソース電極１０８を形成する。さらに砒素のイ
オン注入と熱処理を行ってドレイン領域１０７を形成す
る。また、層間絶縁膜，ドレイン領域に対するビット線
コンタクト，ビット線を形成して終了する。
【００３０】
【発明の効果】以上説明したように本発明によれば、フ
ローティングゲートの端部からソース領域表面までの距
離（Ｌ１）をゲート絶縁膜の膜厚（Ｗ）の３．６倍から
５．５倍の範囲にすることで、消去速度を低下を抑えな
がら書き込み／消去動作を繰り返した後の保持特性の劣
化を抑制した不揮発生メモリが得られるという効果があ
る。
ローティングゲートの端部からソース領域表面までの距
離（Ｌ１）をゲート絶縁膜の膜厚（Ｗ）の３．６倍から
５．５倍の範囲にすることで、消去速度を低下を抑えな
がら書き込み／消去動作を繰り返した後の保持特性の劣
化を抑制した不揮発生メモリが得られるという効果があ
る。
【図１】本発明の一実施形態を説明するためのブロック
図である。
図である。
【図２】従来のフラッシュメモリのメモリセル断面図で
ある。
ある。
【図３】本実施形態の特徴（保持特性）を説明するため
の実験結果を示す図である。
の実験結果を示す図である。
【図４】本実施形態の特徴（消去速度）を説明するため
の実験結果を示す図である。
の実験結果を示す図である。
１０１ シリコン基板 １０３ ゲート酸化膜 １０４ フローティングゲート（ＦＧ）電極 １０５ 電極間絶縁膜 １０６ コントロールゲート電極 １０７ ドレイン領域 １０８ ソース領域 Ｗ ゲート酸化膜厚 Ｌ１ ＦＧ端部からソース領域表面までの距離
Claims (3)
- 【請求項１】 半導体基板表面に設けられたソース領域
及びドレイン領域と、該ソース領域の端部及び該ドレイ
ン領域の端部に挟まれたチャネル領域と、ゲート酸化膜
を介し該ソース領域及びドレイン領域上に延在して該チ
ャネル領域上に設けられたフローティングゲート電極
と、電極間絶縁膜を介して該フローティングゲート電極
上を覆うコントロールゲート電極とを有し、 前記フローティングゲート電極に電子を蓄積し或は蓄積
された電子をフローティングゲート電極から外部へ引き
抜くことにより、記憶動作及び消去動作を行うＭＯＳス
タックゲート型の書き換え可能な不揮発生メモリにおい
て、 前記フローティングゲートの端部から前記ソース領域表
面までの距離を、前記ゲート絶縁膜の膜厚より大きくし
たことを特徴とする不揮発生メモリ。 - 【請求項２】 前記フローティングゲートの端部から前
記ソース領域表面までの距離を、前記ゲート絶縁膜の膜
厚の３．６倍から５．５倍までとしたことを特徴とする
請求項１記載の不揮発生メモリ。 - 【請求項３】 ソース領域及びドレイン領域が設けられ
る半導体基板表面に、ゲート酸化膜を介しフローティン
グゲート電極と電極間絶縁膜とコントロールゲート電極
とを形成し、前記コントロール電極側面を熱酸化するＭ
ＯＳスタックゲート型の書き換え可能な不揮発生メモリ
の製造方法において、 前記フローティングゲートの端部から前記ソース領域表
面までの距離が、前記ゲート絶縁膜の膜厚の３．６倍か
ら５．５倍になるまで熱酸化を継続させる工程を備えた
ことを特徴とする不揮発生メモリの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33655397A JP3150093B2 (ja) | 1997-11-21 | 1997-11-21 | 不揮発性メモリ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33655397A JP3150093B2 (ja) | 1997-11-21 | 1997-11-21 | 不揮発性メモリ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11163170A true JPH11163170A (ja) | 1999-06-18 |
| JP3150093B2 JP3150093B2 (ja) | 2001-03-26 |
Family
ID=18300337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33655397A Expired - Fee Related JP3150093B2 (ja) | 1997-11-21 | 1997-11-21 | 不揮発性メモリ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3150093B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100614163B1 (ko) | 2003-05-27 | 2006-08-25 | 가부시끼가이샤 도시바 | 반도체 장치 및 그 제조 방법 |
-
1997
- 1997-11-21 JP JP33655397A patent/JP3150093B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100614163B1 (ko) | 2003-05-27 | 2006-08-25 | 가부시끼가이샤 도시바 | 반도체 장치 및 그 제조 방법 |
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| Publication number | Publication date |
|---|---|
| JP3150093B2 (ja) | 2001-03-26 |
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