KR100614163B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은, 터널 절연막 내의 전하 트랩 발생량 또는 누설 전류 발생량을 저감할 수 있는 불휘발성 메모리 셀을 실현하는 것을 목적으로 한다. 이를 위해, 불휘발성 메모리 셀은, 소자 분리 절연막(3)에 가까울수록 막 두께가 두꺼워지는 부분을 포함하는 터널 절연막(4)과, 터널 절연막(4) 위에 형성된 부유 게이트 전극(5, 6)과, 부유 게이트 전극(5, 6)의 상방에 형성된 제어 게이트 전극(7)과, 제어 게이트 전극(7)과 부유 게이트 전극(5, 6)과의 사이에 형성된 전극간 절연막(8)을 구비하고 있다.
터널 절연막, 소자 분리 절연막, 부유 게이트 전극, 불휘발성 메모리 셀

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
도 1은 본 발명의 제1 실시예에 따른 메모리 셀을 도시하는 평면도.
도 2는 도 1의 평면도의 선분 A-A'를 따라 자른 단면도 및 선분 B-B'를 따라 자른 단면도.
도 3은 제1 실시예의 메모리셀의 제조 공정을 도시하는 단면도.
도 4는 도 3에 이은 상기 메모리 셀의 제조 공정을 도시하는 단면도.
도 5는 산화 반응의 반응 계수의 온도 의존성 및 물의 확산 계수의 온도 의존성을 도시하는 특성도.
도 6은 본 발명의 제3 실시예에 따른 메모리 셀을 도시하는 단면도.
도 7은 본 발명의 제4 실시예에 따른 메모리 셀을 도시하는 단면도.
도 8은 본 발명의 제4 실시예에 따른 제5 실시예의 메모리 셀의 제조 공정을 도시하는 단면도.
도 9는 도 8에 이은 상기 메모리 셀의 제조 공정을 도시하는 단면도.
도 10은 본 발명의 제5 실시예에 따른 메모리 셀을 도시하는 단면도.
도 11은 종래의 메모리 셀 구조를 도시하는 단면도.
도 12는 제5 실시예의 메모리 셀의 실리콘 기판의 제조 공정을 도시하는 단 면도.
도 13은 제5 실시예의 변형예를 도시하는 단면도.
도 14는 본 발명의 제6 실시예에 따른 메모리 셀을 도시하는 단면도.
도 15는 종래의 메모리 셀 구조를 모식적으로 도시하는 도면.
도 16은 실시예 및 비교예의 메모리 셀의 단면 TEM상(현미경 사진).
<도면의 주요 부분에 대한 부호의 설명>
1 : 실리콘 기판
2 : 소자 분리 홈
3 : 소자 분리 절연막
4 : 터널 절연막
4p1 : 터널 절연막의 제1 부분
4p2 : 터널 절연막의 제2 부분
5, 6 : 부유 게이트 전극
7 : 제어 게이트 전극
8 : 전극간 절연막
9 : 실리콘 질화막(RIE 마스크)
10 : 실리콘 산화막(전극 측벽 산화막)
11 : BPSG막
12 : 소스/드레인 영역
13 : 실리콘 질화막(CMP 스토퍼)
14 : 실리콘 질화막(RIE 마스크)
15, 16 : 슬릿부
20 : 채널 전류 영역
21 : 터널 전류 영역
21w : 기입 터널 전류 영역
21e : 소거 터널 전류 영역
본 발명은, 불휘발성 메모리 셀을 구비한 반도체 장치 및 그 제조 방법에 관한 것이다.
도 15에, 종래의 불휘발성 메모리 셀의 채널 폭 방향(채널 전류가 흐르는 방향과 직교하는 방향)의 단면 구조를 모식적으로 도시한다(예를 들면, 특허 문헌1 참조). 도 15에서, 참조 부호 81은 실리콘 기판, 참조 부호 82는 소자 분리 절연막, 참조 부호 83은 터널 절연막, 참조 부호 84는 부유 게이트 전극, 참조 부호 85는 전극간 절연막, 참조 부호 86은 제어 게이트 전극을 나타내고 있다.
소자 분리 절연막(82)과의 경계 근방을 제외하고, 터널 절연막(83)은, 거의 평탄한 표면을 갖고, 또한, 거의 균일한 막 두께를 갖는다. 즉, 터널 절연막(83)은, 소자 분리 절연막(82)과의 경계 근방을 제외하고, 거의 동일한 형상을 갖는다.
터널 절연막(83)의 소자 분리 절연막(82)과의 경계 근방의 막 두께는, 터널 절연막(83)의 다른 부분의 막 두께보다도 두껍다. 그 이유는, 소자 분리 홈 내를 소자 분리 절연막(82)으로 매립하기 전에 행해지는 열 산화 프로세스에 의해, 소자 분리 홈의 측벽에 노출되어 있는 실리콘 기판(81) 및 부유 게이트 전극(84)의 표면이 산화되기 때문이다.
상기 열 산화 프로세스에 의해, 소자 분리 절연막(82)과의 경계로부터 내측에 5㎚ 정도 이내의 영역에 있는 터널 절연막(83)은, 5㎚ 정도 두꺼워진다. 이 정도의 막 두께가 증가이면, 기입/소거 동작 시에 터널 전류가 흐르는 영역은, 터널 절연막(83) 내의 소자 분리 절연막(82)과의 경계 근방을 제외한 거의 전역이 된다.
터널 절연막(83)은, 소자 분리 절연막(82)과의 경계에 가까울수록, 제조 공정 중의 금속 오염, 할로겐 오염, 이온 충격 또는 차징 손상 등의 소위 프로세스 손상을 많이 받고 있다. 상기 프로세스 손상에 의해, 터널 절연막(83)은, 소자 분리 절연막(82)과의 경계에 가까울수록, 막질이 저하하고 있다.
터널 절연막(83) 내에 터널 전류가 흐르면, 상기 막질의 저하에 의해, 소자 분리 절연막(82)과의 경계 근방의 터널 절연막(83) 내의, 전하 트랩 발생량 또는 누설 전류 발생량은, 현저히 증가한다. 상기 전하 트랩 발생량 또는 누설 전류 발생량의 증가는, 메모리 셀의 임계값 변동에 따른, 오동작 또는 전하 유지 능력의 저하를 초래한다.
또한, 기입/소거 동작 시에, 터널 전류가 흐르는 실리콘 기판(81)의 영역과, 셀 트랜지스터 동작 시에, 채널 전류가 흐르는 실리콘 기판(81)의 영역은, 거의 동일하다(소자 분리 절연막(82)과의 경계 근방을 제외한 터널 절연막(83)의 거의 전 역).
터널 전류가 터널 절연막(83)을 통과하면, 터널 절연막(83) 내에 전하 트랩 또는 계면 준위가 발생한다. 전하 트랩 또는 계면 준위가 발생하면, 터널 절연막(83)의 막질이 열화한다. 이러한 터널 절연막(83)의 막질의 열화는, 채널 전류량의 저하를 초래한다.
<특허 문헌1>
일본 특개2002-134634호 공보(단락0002-0006, 도 14)
상술한 바와 같이, 종래의 불휘발성 메모리 셀의 터널 절연막은, 소자 분리 절연막과의 경계 근방에서 막질이 저하하고 있다. 그 때문에, 터널 절연막 내에 터널 전류가 흐르면, 소자 분리 절연막과의 경계 근방의 터널 절연막 내의, 전하 트랩 발생량 또는 누설 전류 발생량은 현저히 증가한다.
또한, 터널 전류가 흐르는 영역과 채널 전류가 흐르는 영역이 거의 동일하다. 그 때문에, 터널 전류가 터널 절연막을 통과하여, 터널 절연막 내의 전하 트랩 또는 계면 준위가 발생하면, 채널 전류량이 저하한다.
본 발명은, 상기 사정을 고려하여 이루어진 것으로, 그 목적으로 하는 점은, 터널 절연막 내의 전하 트랩의 영향을 저감할 수 있는 불휘발성 메모리 셀을 구비한 반도체 장치 및 그 제조 방법을 제공하는 것에 있다.
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면 하기와 같다.
즉, 상기 목적을 달성하기 위해, 본 발명에 따른 반도체 장치는, 반도체 기판과, 상기 반도체 기판의 표면에 형성된 소자 분리 영역과, 상기 반도체 기판 위에 형성된 불휘발성 메모리 셀로서, 상기 소자 분리 영역에 가까울수록 막 두께가 두꺼워지는 부분을 포함하는 터널 절연막과, 상기 터널 절연막 위에 형성된 부유 게이트 전극과, 상기 부유 게이트 전극의 상방에 형성된 제어 게이트 전극과, 상기 제어 게이트 전극과 상기 부유 게이트 전극과의 사이에 형성된 전극간 절연막을 포함하는 불휘발성 메모리 셀을 구비하여 이루어지는 것을 특징으로 한다.
또한, 본 발명에 따른 다른 반도체 장치는, 반도체 기판과, 상기 반도체 기판 위에 형성된 불휘발성 메모리 셀을 구비하여 이루어지는 반도체 장치로서, 상기 불휘발성 메모리 셀은, 상기 불휘발성 메모리 셀의 채널 폭 방향에서, 막 두께가 주기적이고 또한 연속적으로 변화하고 있는 터널 절연막과, 상기 터널 절연막 위에 형성된 부유 게이트 전극과, 상기 부유 게이트 전극의 상방에 형성된 제어 게이트 전극과, 상기 제어 게이트 전극과 상기 부유 게이트 전극과의 사이에 형성된 전극간 절연막을 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 다른 반도체 장치는, 반도체 기판과, 상기 반도체 기판 위에 형성된 불휘발성 메모리 셀을 구비하여 이루어지는 반도체 장치로서, 상기 불휘발성 메모리 셀은, 막 두께가 거의 일정한 터널 절연막과, 상기 터널 절연막 위에 형성된 부유 게이트 전극과, 상기 부유 게이트 전극의 상방에 형성된 제어 게이트 전극과, 상기 제어 게이트 전극과 상기 부유 게이트 전극과의 사이에 형성된 전극간 절연막을 포함하며, 상기 터널 절연막과 상기 부유 게이트 전극과의 계면의 높이, 및, 상기 터널 절연막과 상기 반도체 기판과의 계면의 높이는, 상기 불휘발성 메모리 셀의 채널 폭 방향에서, 주기적이고 또한 연속적으로 변화하는 것을 특징으로 한다.
본 발명에 따른 반도체 장치의 제조 방법은, 반도체 기판과, 상기 반도체 기판의 표면에 형성되고, 소자 분리 홈을 포함하는 소자 분리 영역과, 상기 반도체 기판 위에 형성된 불휘발성 메모리 셀로서, 터널 절연막과, 상기 터널 절연막 위에 형성된 부유 게이트 전극과, 상기 부유 게이트 전극의 상방에 형성된 제어 게이트 전극과, 상기 제어 게이트 전극과 상기 부유 게이트 전극과의 사이에 형성된 전극간 절연막을 포함하는 불휘발성 메모리 셀을 구비하여 이루어지는 반도체 장치의 제조 방법에 있어서, 상기 반도체 기판 위에 상기 터널 절연막으로 되는 절연막, 상기 부유 게이트 전극으로 되는 반도체막을 순차적으로 형성하는 공정과, 상기 반도체막, 상기 절연막 및 상기 반도체 기판을 에칭하여, 상기 소자 분리 홈을 형성하는 공정과, 수증기 분위기 속에서, 상기 부유 게이트 전극, 상기 터널 절연막 및 상기 반도체 기판을 어닐링하는 공정을 갖는 것을 특징으로 한다.
이하, 도면을 참조하면서 본 발명의 실시예를 설명한다.
(제1 실시예)
도 1은, 본 발명의 제1 실시예에 따른 불휘발성 메모리 셀(이하, 단순히 메모리 셀이라고 함)을 도시하는 평면도이고, 도 2의 (a) 및 도 2의 (b)는, 각각 도 1의 선분 A-A'를 따라 자른 단면을 도시하는 단면도(채널 길이 방향의 단면도) 및 선분 B-B'를 따라 자른 단면을 도시하는 단면도(채널 폭 방향의 단면도)이다.
본 실시예의 실리콘 기판(1)의 표면에는 소자 분리 홈(2)이 형성되고, 소자 분리 홈(2)은 소자 분리 절연막(3)에 의해 매립되어 있다. 소자 분리 절연막(3)의 상면은, 실리콘 기판(1)의 표면보다도 높고, 또한 부유 게이트 전극(6)의 상면보다도 낮다.
소자 분리 홈(2) 및 소자 분리 절연막(3)은, 소자 분리 영역을 구성한다. 해당 소자 분리 영역에 의해, 메모리 셀의 채널 영역을 포함하는, 실리콘 기판(1)의 반도체 영역(소자 형성 영역)이 규정된다.
상기 반도체 영역의 표면 위에는, 터널 절연막(4)이 형성되어 있다. 터널 절연막(4)은, 소자 분리 절연막(3)에 가까울수록 막 두께가 두꺼워지는 부분을 포함한다. 구체적으로 설명하면, 터널 절연막(4)은, 상기 채널 영역의 중앙 부근에서 가장 얇고, 소자 분리 절연막(3)과의 경계에 가까울수록 두꺼워지는 막 두께 분포를 갖고 있다. 즉, 소자 분리 절연막(3)과의 경계 근방의 터널 절연막(4)의 형상은, 버즈빅 형상으로 되어 있다.
본 실시예의 경우, 도 2의 (b)에 도시한 바와 같이, 터널 절연막(4)의 소자 분리 절연막(3)에 가까울수록 막 두께가 두꺼워지는 부분은, 메모리 셀의 채널 폭 방향의 단면에 존재한다. 또한, 채널 폭 방향의 단면에 있어서, 터널 절연막(4)은, 채널 폭 방향에 평행한 중심선 L에 관하여, 상하 거의 대칭의 형상을 갖는다.
이와 같이, 본 실시예의 터널 절연막(4)은, 소자 분리 절연막(3)과의 경계에 가까울수록 막 두께가 두꺼워지므로, 터널 전류는 터널 절연막(4)의 중앙 부근에 집중적으로 흐른다. 즉, 터널 절연막(4)의 막질이 저하하는 부분에는, 터널 전류는 흐르지 않는다.
터널 절연막(4) 위에는, 부유 게이트 전극(5, 6)이 형성되어 있다. 부유 게이트 전극(5, 6)의 상방에는, 제어 게이트 전극(7)이 형성되어 있다. 부유 게이트 전극(5, 6)과 제어 게이트 전극(7)과의 사이에는, 전극간 절연막(8)이 형성되어 있다.
제어 게이트 전극(7) 위에는 실리콘 질화막(9)이 형성되어 있다. 실리콘 질화막(9)은, 메모리 셀의 제조 도중에, RIE(Reactive Ion Etching) 마스크로서 사용된 것이다.
터널 절연막(4), 부유 게이트 전극(5, 6), 제어 게이트 전극(7), 전극간 절연막(8) 및 실리콘 질화막(9)으로 이루어지는 게이트 구조부의 측면 및 상면은, 실리콘 산화막(10)으로 피복되어 있다. 이러한 실리콘 산화막(10)은, 전극 측벽 산화막이라고 한다.
실리콘 산화막(10) 위에는, 층간 절연막으로서의 BPSG(Borophosphosilicate Glass)막(11)이 형성되어 있다. 그리고, 실리콘 기판(1)의 표면에는, 게이트 구조부(4∼9)를 삽입되도록, 한쌍의 소스/드레인 영역(12)이 형성되어 있다.
본 실시예의 메모리 셀 구조에서는, 기입/소거 동작 시에, 막질이 비교적 양호한 터널 절연막(4)의 채널 중앙 부근에 집중적으로 터널 전류는 흐르지만, 막질이 현저히 저하하고 있는 소자 분리 영역과의 경계에 가까운 부분에서는 터널 전류는 흐르지 않는다.
따라서, 터널 절연막(4) 중의 전하 트랩 발생량 또는 누설 전류 발생량이 대폭 저감되어, 메모리 셀의 임계값 변동에 따른, 오동작 또는 전하 유지 능력의 저하는 효과적으로 억제된다.
또한, 본 실시예에 따르면, 이하와 같은 효과도 얻어진다.
기입/소거 동작 시에, 제어 게이트 전극에 인가되는 전압(동작 전압) Vcg와 터널 절연막에 인가되는 전압 Vtd와의 관계는, 메모리 셀의 터널 절연막 용량 Ctd와 전극간 절연막 용량 Cid를 이용하여, 이하와 같이 표현된다.
Vtd=(Cid/(Ctd+Cid))×Vcg
상기 수학식으로부터, 동작 전압 Vcg를 저하하는 방법으로서, 3차원적으로 전극간 절연막(8)의 표면적을 늘려, 전극간 절연막 용량 Cid를 크게 하는 것을 생각할 수 있다. 그러나, 이 방법으로, 동작 전압 VCg의 저전압화를 진행시키는 것은 곤란하다. 이것은, 메모리 셀의 미세화를 방해한다. 상기 방법으로, 동작 전압 Vcg의 저전압화가 곤란한 이유는, 이하와 같다.
전극간 절연막(8)의 표면적을 크게 하기 위해, 전극간 절연막(8)의 표면 형상을 복잡하게 할 필요가 있다. 그것을 위해서는, 전극간 절연막(8) 하의 부유 게이트 전극(5, 6)의 표면 형상을 복잡하게 할 필요가 있다.
그러나, 부유 게이트 전극(5, 6)인 다결정 실리콘막의 미세 가공 기술에는 한계가 있으므로, 부유 게이트 전극(5, 6)의 표면 형상의 복잡화에는 한계가 있다. 따라서, 전극간 절연막(8)의 표면적의 증대에 의해, 동작 전압 Vcg의 저전압화를 진행시키는 것은 곤란하다.
또한, 전극간 절연막 용량 Cid가 증대하면, 부유 게이트 전극간의 부유 용량도 증대한다. 부유 게이트 전극간의 부유 용량이 증대하면, 오동작이 발생하기 쉬워진다. 이것도, 동작 전압 Vcg의 저감화를 곤란하게 하는 원인 중 하나이다.
이것에 대하여, 본 실시예의 메모리 셀 구조는, 터널 절연막(4)의 막 두께가 소자 분리 절연막(3)과의 경계에 가까울수록 두꺼워지는 구조를 갖고 있으므로, 터널 절연막 용량 Ctd가 저하한다. 이에 의해, 동작 전압 Vcg를 용이하게 저하할 수 있어, 메모리 셀의 미세화가 실현 가능하게 된다.
도 3의 (a) 및 도 3의 (b), 도 4의 (c) 및 도 4의 (d)는, 본 실시예의 메모리 셀의 제조 공정을 도시하는 단면도이다.
우선, 도 3의 (a)에 도시한 바와 같이, 원하는 불순물이 도핑된 실리콘 기판(1)의 표면에, 두께 10㎚의 터널 절연막(4)이 열 산화법에 의해 형성되고, 그 후, 하층의 부유 게이트 전극으로 되는 두께 30㎚의 다결정 실리콘막(5), CMP(Chemical Mechanical Polish)의 스토퍼로 되는 두께 50㎚의 실리콘 질화막(13), RIE의 마스크로 되는 두께 200㎚의 실리콘 산화막(14)이 감압 CVD(Chemical Vapor Deposition)법에 의해 순차적으로 퇴적된다.
또, 본 실시예에서는, 실리콘 열 산화막을 터널 절연막으로서 이용하고 있지만, 이것에 한하는 것은 아니고, 예를 들면 실리콘 열산질화막 등이어도 된다.
이어서, 도 3의 (a)에 도시한 바와 같이, 소자 형성 영역을 피복하는 레지스트(도시하지 않음)를 마스크로 이용하여, RIE 프로세스에 의해 실리콘 산화막(14)이 에칭되어, 상기 레지스트의 패턴이 실리콘 산화막(14)에 전사된다.
이어서, 도 3의 (a)에 도시한 바와 같이, 상기 레지스트 마스크 및 실리콘 산화막(14)을 마스크로 이용하여, RIE 프로세스에 의해 실리콘 질화막(13), 다결정 실리콘막(5), 터널 절연막(4)이 순차적으로 에칭되고, 또한 실리콘 기판(1)의 노출 영역도 에칭되어, 깊이 200㎚의 소자 분리 홈(2)이 형성된다.
상기 RIE 프로세스 도중에 상기 레지스트는 소멸하고, 그 후에는 실리콘 산화막(14)이 RIE의 마스크로서 이용된다.
이어서, 도 3의 (b)에 도시한 바와 같이, 노출된 실리콘 표면에 두께 5㎚의 실리콘 산화막(도시하지 않음)이 열 산화법에 의해 형성되고, 그 후 소자 분리 홈(2)이 완전하게 매립되도록, 소자 분리 절연막(3)으로 되는 두께 400㎚의 실리콘 산화막(CVD 산화막)이 플라즈마 CVD법에 의해 전면에 퇴적된다.
이어서, 도 3의 (b)에 도시한 바와 같이, 실리콘 질화막(13)을 스토퍼로 이용하여, CMP 프로세스에 의해, 상기 CVD 산화막의 불요 부분이 제거되어, 소정 형상의 소자 분리 절연막(3)이 얻어지며, 또한 실리콘 산화막(RIE 마스크 : 14)이 제거된다. 상기 CMP 프로세스는, 실리콘 질화막(13)이 노출될 때까지 행해지고, 또한 표면이 평탄화될 때까지 행해진다.
이어서, 도 4의 (c)에 도시한 바와 같이, 인산 용액을 이용한 에칭에 의해, 실리콘 질화막(13)이 제거되고, 그 후 상층의 부유 게이트 전극(6)이 되는 두께 50㎚의 다결정 실리콘막이 감압 CVD법에 의해 전면에 퇴적되고, 계속해서, 레지스트 마스크(도시하지 않음)를 이용한 RIE 프로세스에 의해, 상기 다결정 실리콘막이 에칭되어, 상기 다결정 실리콘막을 분할하는 비트선 방향의 슬릿부(15)이 형성되어, 비트선 방향의 형상이 확정된 부유 게이트 전극(6)이 얻어진다.
상기 RIE 프로세스에 의해, 실제로는, 복수의 부유 게이트 전극(6)이 형성되지만, 도면에는 하나의 부유 게이트 전극(6)만 도시되어 있다.
그 후, 1kPa의 감압 암모니아 분위기 속에서의 900℃, 30분의 어닐링(열 질화)에 의해, 부유 게이트 전극(6)의 표면이 질화된다. 상기 어닐링의 목적은, 다음의 도 4의 (c)의 공정에서 행해지는 어닐링에 의해, 부유 게이트 전극(다결정 실리콘막 : 6)의 상면이 산화되는 것을 방지하는 것이다.
이어서, 수증기 분위기 속에서의 750℃, 10분의 어닐링(수증기 어닐링)이 행해진다.
이 때, 수증기(H2O)는, 슬릿부(15)로부터 소자 분리 절연막(실리콘 산화막 : 3) 내를 확산하여, 터널 절연막(4) 내에 도달한다. 터널 절연막(4) 내에 도달한 수증기는, 실리콘 기판(1)의 상면 및 부유 게이트 전극(다결정 실리콘막 : 5)의 하면과 산화 반응을 일으킨다.
그 결과, 도 4의 (c)에 도시한 바와 같이, 채널 영역의 중앙 부근에서 가장 얇고, 소자 분리 절연막(3)과의 경계에 가까울수록 두꺼운 막 두께 분포를 갖는 터널 절연막(4)이 얻어진다.
또한, 상기 수증기 어닐링에 의해, 소자 분리 홈 형성 공정 및 게이트 전극 형성 공정 중에 행해지는 RIE 프로세스에 의한 프로세스 손상이 저감된다. 그 이유는, 상기 수증기 어닐링에 의해 공급되는 산소에 의해, 상기 RIE 프로세스에 의 해 절단된 터널 절연막(4) 내의 Si-O 결합이, 재결합하기 때문이다.
본 실시예에서는, 슬릿부(15)를 형성한 후에 수증기 어닐링을 행하고 있지만, 이것에 한하는 것이 아니고, 예를 들면, 소자 분리 홈(2)의 형성 후(도 3의 (a)) 또는 소자 분리 절연막(3)의 형성 후(도 3의 (b))에 행해도 무관하다.
프로세스 손상을 받은 디바이스를 충분히 수복하기 위해서는, 슬릿부(15)를 형성한 후에 수증기 어닐링을 행하는 것이 바람직하다. 왜냐하면, 게이트 전극 형성 공정 중의 프로세스 손상(RIE 프로세스 기인의 프로세스 손상)도 효과적으로 저감되기 때문이다.
수증기의 소자 분리 절연막(실리콘 산화막 : 3) 내에의 확산과, 수증기와 부유 게이트 전극(다결정 실리콘막 : 5)과의 산화 반응을 비교하면, 수증기 어닐링 온도가 낮을수록, 상기 확산은 상기 산화 반응보다도 발생하기 쉬워진다.
이것은, 도 5에 도시한 바와 같이, 터널 절연막의 버즈빅 길이 L1(상기 확산에 관한 확산 계수 D의 온도 의존성)이, 어느 한 온도 Tc를 경계로 하여, 실리콘 기판 또는 부유 게이트 전극의 폭 부분의 후퇴량 L2(상기 산화 반응에 관한 확산 계수 k의 온도 의존성)보다도 커지기 때문이다.
따라서, 수증기 어닐링 온도가 낮을수록, 터널 절연막(4)의 소자 분리 절연막(3)과의 경계로부터, 터널 절연막(4)의 중앙 부분에까지 충분한 양의 물을 용이하게 공급할 수 있다. 즉, 수증기 어닐링 온도가 낮을수록, 본 실시예의 막 두께 분포를 갖는 터널 절연막(4)이 얻어지기 쉬워진다.
본 발명자들의 연구에 따르면, 본 실시예의 효과가 충분히 얻어지는 터널 절 연막(4)을 형성하기 위해서는, 채널 폭이 0.2㎛ 이하의 경우, 수증기 어닐링 온도는 750℃ 이하인 것이 바람직한 것이 분명해졌다.
도 4의 (c)의 공정 후에는, 주지의 메모리 셀의 제조 프로세스가 계속된다.
우선, 전극간 절연막(8)으로 되는, 실리콘 산화막/실리콘 질화막/실리콘 산화막으로 이루어지는 두께 15㎚의 3층 구조의 절연막이, 감압 CVD법에 의해 전면에 형성된다. 이어서, 제어 게이트 전극(7)으로 되는, 다결정 실리콘막/텅스텐 실리사이드막으로 이루어지는 두께 100㎚의 2층 구조의 도전막이, 감압 CVD법에 의해 상기 3층 구조의 절연막 위에 형성된다. 이어서, RIE 마스크로 되는 두께 100㎚의 실리콘 질화막이, 감압 CVD법에 의해 상기 2층 구조의 도전막 위에 형성된다.
이어서, 상기 실리콘 질화막 위에 레지스트 마스크가 형성되고, 해당 레지스트 마스크를 마스크로 이용하여 상기 실리콘 질화막이 RIE 프로세스에 의해 에칭되어, 게이트 구조부에 대응한 패턴을 갖는 실리콘 질화막(9)이 얻어진다.
이어서, 상기 레지스트 마스크 및 실리콘 질화막(9)을 마스크로 이용하여, RIE 프로세스에 의해, 상기 3층 구조의 절연막, 2층 구조의 도전막, 부유 게이트 전극(6, 5), 터널 절연막(4)이 순차적으로 에칭되어, 도 4의 (d)에 도시한 바와 같이, 워드선 방향의 슬릿부(16)가 형성된다. 이에 의해, 부유 게이트 전극(5, 6) 및 제어 게이트 전극(7)의 형상이 확정된다.
이어서, 열 산화법 및 CVD법을 이용하여 실리콘 산화막(전극 측벽 산화막 : 10)이 형성되고, 이온 주입 및 어닐링을 이용하여 소스/드레인 영역(12)이 형성되고, 그리고 층간 절연막으로서의 BPSG막(11)이 감압 CVD법에 의해 형성되어, 도 2 의 (a) 및 도 2의 (b)에 도시한 메모리 셀이 얻어진다. 그 후, 배선층 등의 공정이 이어져, 메모리 셀이 완성된다.
도 16에, 본 실시예 및 비교예의 메모리 셀의 단면 TEM상(像)을 도시한다. 도 16의 (a)는 비교예의 단면 TEM상, 도 16의 (b)는 본 실시예의 단면 TEM상을 도시하고 있다. 비교예가 본 실시예와 상이한 점은, 본 실시예의 수증기 어닐링이 행해지고 있지 않은 것이다. 본 실시예의 터널 절연막(4)의 막 두께는 채널 중앙부에서 약 8㎚이고, 소자 분리 절연막(3)과의 경계에 가까울수록 두꺼워져, 소자 분리 절연막(3)과의 경계부에서 약 15㎚이다.
본 실시예 및 비교예의 메모리 셀에 대하여, 150℃, 2시간의 전하 유지 시험을 행하였다. 그 결과, 본 실시예의 메모리 셀의 임계값 변동량은 0.18V, 비교예의 메모리 셀의 임계값 변동량은 0.50V이고, 본 실시예의 효과가 확인되었다.
또한, 본 실시예 및 비교예의 메모리 셀의 터널 절연막의 용량을 조사했다. 그 결과, 본 실시예의 메모리 셀의 터널 절연막의 용량은, 비교예의 그것과 비교하여 약 20% 낮았다.
또한, 본 실시예 및 비교예의 메모리 셀의 커플링비를 조사하였다. 커플링비는, Cid/(Ctd+Cid)로 정의된다. 본 실시예의 메모리 셀의 커플링은, 비교예의 그것에 비교하여 약 5% 높았다.
(제2 실시예)
이어서, 제1 실시예의 설명에서 이용한 도면을 참조하면서, 본 발명의 제2 실시예를 설명한다.
우선, 도 3의 (a)에 도시한 바와 같이, 원하는 불순물이 도핑된 실리콘 기판(1)의 표면에, 두께 10㎚의 터널 절연막(4)이 열 산화법에 의해 형성되고, 그 후, 하층의 부유 게이트 전극으로 되는 두께 30㎚의 다결정 실리콘막(5), CMP(Chemical Mechanical Polish)의 스토퍼로 되는 두께 50㎚의 실리콘 질화막(13), RIE의 마스크로 되는 두께 200㎚의 실리콘 산화막(14)이 감압 CVD(Chemical Vapor Deposition)법에 의해 순차적으로 퇴적된다.
이어서, 도 3의 (a)에 도시한 바와 같이, 소자 형성 영역을 피복하는 레지스트(도시하지 않음)를 마스크로 이용하여, RIE 프로세스에 의해 실리콘 산화막(14)이 에칭되어, 상기 레지스트의 패턴이 실리콘 산화막(14)에 전사된다.
이어서, 도 3의 (a)에 도시한 바와 같이, 상기 레지스트 마스크 및 실리콘 산화막(14)을 마스크로 이용하여, RIE 프로세스에 의해 실리콘 질화막(13), 다결정 실리콘막(5), 터널 절연막(4)이 순차적으로 에칭되고, 또한 실리콘 기판(1)의 노출 영역도 에칭되어, 깊이 200㎚의 소자 분리 홈(2)이 형성된다.
상기 RIE 프로세스 도중에 상기 레지스트는 소멸하고, 그 후에는 실리콘 산화막(14)이 RIE의 마스크로서 이용된다.
이어서, 도 3의 (b)에 도시한 바와 같이, 노출된 실리콘 표면에 두께 5㎚의 실리콘 산화막(도시하지 않음)이 열 산화법에 의해 형성되고, 그 후 소자 분리 홈(2)이 완전하게 매립되도록, 소자 분리 절연막(3)으로 되는 두께 400㎚의 실리콘 산화막(CVD 산화막)이 플라즈마 CVD법에 의해 전면에 퇴적된다.
이어서, 도 3의 (b)에 도시한 바와 같이, 실리콘 질화막(13)을 스토퍼로 이 용하여, CMP 프로세스에 의해, 상기 CVD 산화막의 불요 부분이 제거되어, 소정 형상의 소자 분리 절연막(3)이 얻어지며, 또한 실리콘 산화막(RIE 마스크 : 14)이 제거된다. 상기 CMP 프로세스는, 실리콘 질화막이 노출될 때까지 행해지며, 또한 표면이 평탄화될 때까지 행해진다.
이어서, 2.6kPa의 감압 하에서, 중수(D2O)를 포함하는 수증기 분위기에서 650℃, 30분의 어닐링이 행해진다.
이 때, 중수는, 소자 분리 절연막(실리콘 산화막(3)) 내를 확산하여, 터널 절연막(4) 내에 도달하고, 실리콘 기판(1)의 상면 및 부유 게이트 전극(다결정 실리콘막 : 5)의 하면과 산화 반응을 일으킨다.
그 결과, 채널 영역의 중앙 부근에서 가장 얇고, 소자 분리 절연막(3)과의 경계에 가까울수록 두꺼운 막 두께 분포를 갖는 터널 절연막(4)이 용이하게 얻어진다.
이어서, 도 4의 (c)에 도시한 바와 같이, 인산 용액을 이용한 에칭에 의해, 실리콘 질화막(13)이 제거되고, 그 후 상층의 부유 게이트 전극(6)으로 되는 두께 50㎚의 다결정 실리콘막이 감압 CVD법에 의해 전면에 퇴적되고, 이어서 레지스트 마스크(도시하지 않음)를 이용한 RIE 프로세스에 의해, 상기 다결정 실리콘막이 에칭되어, 상기 다결정 실리콘막을 분할하는 비트선 방향의 슬릿부(15)가 형성되어, 비트선 방향의 형상이 확정된 부유 게이트 전극(6)이 얻어진다.
상기 RIE 프로세스에 의해, 실제로는, 복수의 부유 게이트 전극(6)이 형성되 지만, 도면에는 하나의 부유 게이트 전극(6)만 도시되어 있다.
도 4의 (c)의 공정 후에는, 제1 실시예와 마찬가지로, 주지의 메모리 셀의 제조 프로세스가 계속된다.
실시예 및 비교예의 메모리 셀에 대하여, 150℃, 2시간의 전하 유지 시험을 행하였다. 비교예가 본 실시예와 상이한 점은, 중수(D2O)를 포함하지 않는 수증기(H2O)를 이용한 것이다.
전하 유지 시험의 결과, 본 실시예의 메모리 셀의 임계값 변동량은 0.16V이고, 비교예의 메모리 셀의 임계값 변동량은 0.27V이었다. 이상의 결과로부터, 본 실시예의 메모리 셀은, 비교예의 메모리 셀과 비교하여, 임계값 변동량이 작은 것이 분명하여, 본 실시예의 효과가 확인되었다. 즉, 중수 어닐링이 수증기 어닐링보다도 효과가 더 높은 것이, 실험에 의해 분명해졌다. 기타, 제1 실시예와 마찬가지의 효과가 얻어진다.
본 실시예에서는, 소자 분리 절연막(3)의 표면의 평탄화를 행한 후에, 수증기 어닐링을 행하고 있지만, 이것에 한하는 것은 아니며, 예를 들면, 슬릿부(15)의 형성 후 또는 소자 분리 홈(2)의 형성 후에 행해도 된다.
(제3 실시예)
도 6은, 본 발명의 제3 실시예에 따른 메모리 셀을 도시하는 단면도이다. 이것은, 도 2의 (b)에 상당하는 채널 폭 방향의 단면도이다. 도 6에서, 도 2의 (b)와 대응하는 부분에는 도 2의 (b)와 동일 부호를 붙이고, 상세한 설명은 생략한 다. 또한, 이하의 도면에서, 전의 도면과 동일한 부호는, 동일 부분 또는 상당 부분을 나타내며, 상세한 설명은 생략한다.
본 실시예가 제1 실시예와 상이한 점은, 터널 절연막(4)의 소자 분리 절연막(3)과의 경계 부분(4p1, 4p2)이, 부유 게이트 전극(5)과 소자 분리 절연막(3)과의 사이, 및 소자 분리 절연막(3)과 실리콘 기판(1)과의 사이에 들어가고, 그 결과로, 소자 분리 절연막(3)과의 경계 근방에서의 터널 절연막(4)의 막 두께가 더 두꺼워지는 점에 있다.
도 6에 도시한 바와 같이, 채널 폭 방향의 단면에서, 터널 절연막(4)의 제1 경계 부분(4p1)은, 부유 게이트 전극(5)의 하부 측면과 소자 분리 절연막(3)과의 사이에 이들에 접하여 존재하고 있다.
터널 절연막(4)의 제1 경계 부분(4p1)은, 하방을 향할수록(실리콘 기판(1)에 가까운 측일수록), 채널 폭 방향의 치수가 커지고, 또한 터널 절연막(4)의 제1 경계 부분(4p1)과 접하고 있는 부분의 부유 게이트 전극(5)은, 하방을 향할수록, 채널 폭 방향의 치수가 작아지고 있다.
한편, 터널 절연막(4)의 제2 경계 부분(4p2)은, 소자 분리 영역(2, 3)에 의해 규정된 실리콘 기판(1)의 반도체 영역(소자 형성 영역)의 상부 측면과 소자 분리 절연막(3)과의 사이에 이들에 접하여 존재하고 있다.
터널 절연막(4)의 제2 경계 부분(4p2)은, 상방을 향할수록(부유 게이트 전극(5)에 가까운 측일수록), 채널 폭 방향의 치수가 커지고, 또한 터널 절연막(4)의 제2 경계 부분(4p2)과 접하고 있는 부분의 소자 형성 영역은, 위로 향할수록, 채널 폭 방향의 치수가 작아지고 있다.
본 실시예의 메모리 셀 구조에서는, 소자 형성 영역의 상단부 및 부유 게이트 전극(5)의 하단부에, 기입/소거 동작 시에 발생하는 전계의 강도가 저하한다. 즉, 터널 절연막(4)의 막질이 가장 저하하고 있는 소자 분리 절연막(3)과의 경계 부분의 전계(전계 집중)를 저하할 수 있다. 이 때문에, 소자 분리 절연막(3)과의 경계 부분에서의 전하 트랩 발생이 일어나지 않기 때문에, 메모리 셀의 임계값 변동에 따른 오동작 등은 효과적으로 억제된다.
본 실시예의 메모리 셀 구조를 실현하기 위해서는, 제1 실시예의 저온 수증기 어닐링 공정(제1 가열 처리)의 전 또는 후에, 예를 들면, 900℃ 이상의 고온 수증기 어닐링(제2 가열 처리)을 행하면 된다. 고온 수증기 어닐링으로서는, 예를 들면 수소 가스와 산소 가스와의 혼합 분위기 속에서의 램프 가열에 의한 것을 예로 들 수 있다.
고온 수증기 어닐링의 경우에는, 수증기의 소자 분리 절연막(실리콘 산화막 : 3) 내에의 확산과, 수증기와 부유 게이트 전극(다결정 실리콘막 : 5)과의 산화 반응을 비교하면, 상기 산화 반응이 상기 확산보다도 발생하기 쉽다(도 5 참조). 이에 의해, 소자 분리 절연막(3)과의 경계 부근의 소자 형성 영역 상단부 및 부유 게이트 전극 하단부가 효과적으로 산화되어, 본 실시예의 터널 절연막(4)이 용이하게 얻어진다.
본 발명자들의 연구에 따르면, 본 실시예의 터널 절연막(4)을 형성하기 위해서는, 고온 수증기 어닐링 온도는 900℃ 이상인 것이 바람직한 것이 분명해졌다.
(제4 실시예)
도 7의 (a) 및 도 7의 (b)는, 본 발명의 제4 실시예에 따른 메모리 셀을 도시하는 단면도이다. 이들은, 도 2의 (a) 및 도 2의 (b)에 상당하는 채널 길이 방향 및 채널 폭 방향의 단면도이다.
본 실시예가, 제1 실시예∼제3 실시예와 상이한 점은, 부유 게이트 전극(5, 6)의 상면 및 측면 중, 상면만이 전극간 절연막(8)으로 피복되어 있는 것에 있다.
이러한 메모리 셀 구조에서는, 부유 게이트 전극(5, 6)의 측면 위에 전극간 절연막(8)이 없으므로, 도 15의 종래의 메모리 셀과 비교하여, 전극간 절연막(6)의 용량의 셀 사이 변동은 저감된다.
또한, 본 실시예에서는, 부유 게이트 전극(5, 6)의 상면 및 측면 중, 상면만이 전극간 절연막(8)으로 피복되는 구조를 실현하기 위해, 소자 분리 절연막(3)보다도 상층의 부유 게이트 전극이 생략된 구조가 채용되고 있다. 그 결과, 부유 게이트 전극(5, 6)의 두께는, 도 15의 종래의 메모리 셀과 비교하여 얇아지므로, 인접하는 부유 게이트 전극간의 부유 용량은 저감된다. 이에 의해, 메모리 셀의 오동작은 억제된다.
기타, 제1 실시예와 마찬가지의 효과가 얻어진다.
도 8의 (a) 및 도 8의 (b), 도 9의 (c) 및 도 9의 (d)는, 본 실시예의 메모리 셀의 제조 공정을 도시하는 단면도이다.
우선, 제1 실시예의 도 3의 (a) 및 도 3의 (b)의 공정까지 행해진다. 도 8의 (a)는, 이 단계의 단면도를 도시하고 있다.
이어서, 도 8의 (b)에 도시한 바와 같이, 제1 실시예와 마찬가지로, 수증기 분위기 속에서의 750℃, 10분의 어닐링(수증기 어닐링)이 행해져, 채널 영역의 중앙 부근에서 가장 얇고, 소자 분리 절연막(3)과의 경계에 가까울수록 두꺼운 막 두께 분포를 갖는 터널 절연막(4)이 얻어진다. 상기 어닐링의 상세 내용은, 제1 실시예에서 설명한 바와 같다.
이어서, 도 9의 (c)에 도시한 바와 같이, 인산 용액을 이용한 에칭에 의해, 실리콘 질화막(13)이 제거되고, 그 후 실리콘 질화막(13)이 제거되어 발생한 홈 내에, 부유 게이트 전극(6)이 형성되고, 표면이 평탄화된다.
부유 게이트 전극(6)은, 다결정 실리콘막의 감압 CVD 프로세스와, 다결정 실리콘막의 CMP 프로세스에 의해 형성된다.
부유 게이트 전극(6)은, 실리콘 질화막(13)이 제거되어 발생한 홈 내에 매립되어 있으므로, 부유 게이트 전극(6)의 측면은 노출되지 않고, 부유 게이트 전극(6)의 상면만이 노출된다.
이어서, 도 9의 (d)에 도시한 바와 같이, 제1 실시예와 마찬가지의 프로세스에 의해, 전극간 절연막(8), 제어 게이트 전극(7), 실리콘 질화막(9)이 형성된다.
부유 게이트 전극(6)의 측면은 노출되어 있지 않으므로, 해당 측면은 전극간 절연막(8)으로 피복되지 않고, 부유 게이트 전극(6)의 상면만이 전극간 절연막(8)으로 피복된다.
부유 게이트 전극(6)과 소자 분리 절연막(3)을 포함하는 영역의 표면은 평탄하므로, 해당 영역 위의 전극간 절연막(8)의 표면도 평탄하게 된다. 즉, 부유 게 이트 전극(6) 위의 전극간 절연막(8)의 높이와, 소자 분리 절연막(3) 위의 전극간 절연막의 높이는, 거의 동일하게 된다.
이어서, 열 산화법 및 CVD법을 이용하여 실리콘 산화막(전극 측벽 산화막 : 10)이 형성되고, 이온 주입 및 어닐링을 이용하여 소스/드레인 영역(12)이 형성되고, 그리고 층간 절연막으로서의 BPSG막(11)이 감압 CVD법에 의해 형성되어, 도 7의 (a) 및 도 7의 (b)에 도시한 메모리 셀이 얻어진다. 그 후, 배선층 등의 공정이 이어져, 메모리 셀이 완성된다.
또, 전극간 절연막(8)은 반드시 부유 게이트 전극(6)의 상면만을 피복하고 있지 않아도 된다. 전극간 절연막(8)에 의해 피복되는 부유 게이트 전극(6)의 측면의 면적 S1이, 전극간 절연막(8)에 의해 피복되는 부유 게이트 전극(6)의 상면의 면적 S2와 비교하여 충분히 작으면(예를 들면 100×(S1/S2)≤5% 이하이면), 본 실시예의 효과는 얻어진다.
또한, 부유 게이트 전극(6) 위의 전극간 절연막(8)의 높이와, 소자 분리 절연막(3) 위의 전극간 절연막(8)의 높이가 거의 동일할 필요도 없다.
부유 게이트 전극(6)의 상면보다도 소자 분리 절연막(3)의 상면이 더 위에 있고, 부유 게이트 전극(6) 위의 전극간 절연막(8)의 높이보다도, 소자 분리 절연막(3) 위의 전극간 절연막(8)의 높이가 더 높아도, 본 실시예의 효과는 얻어진다.
전극간 절연막(8)은, 정상적인 기입/소거 동작을 확보하기 위해, 실리콘 산화막보다도 유전율이 높은 절연막인 것이 바람직하다. 제조 비용의 삭감화, 및 터널 절연막 특성의 열화 회피면에서는, 실리콘 질화막(실리콘과 질소를 주된 성분으 로 하는 절연막)이 바람직하다.
전극간 절연막(8)으로서의 상기 실리콘 질화막은, 래디컬 질화 프로세스로 형성된 막인 것이 바람직하다. 왜냐하면, 종래의 감압 CVD 프로세스로 형성된 실리콘 질화막은 전하 트랩 밀도가 높아, 이러한 실리콘 질화막은 오동작의 원인이 되기 때문이다.
원하는 막 두께를 갖는 실리콘 질화막을 래디컬 질화 프로세스로 성막하는 것이 곤란한 경우에는, 래디컬 질화, 실리콘 질화물 퇴적, 래디컬 질화를 순차적으로 행함으로써, 원하는 막 두께를 갖는 실리콘 질화막(제1 실리콘 질화막/제2 실리콘 질화막/제3 실리콘 질화막)을 얻는 것이 가능하게 된다.
여기서, 제1 및 제3 실리콘 질화막은 래디컬 질화에 의해 형성된 실리콘 질화막(래디컬 실리콘 질화막), 제2 실리콘 질화막은 실리콘 질화물 퇴적에 의해 형성된 실리콘 질화막(퇴적 실리콘 질화막)이다.
래디컬 실리콘 질화막은, 퇴적 실리콘 질화막과 비교하여, 전하 트랩 밀도가 낮고, 또한 누설 전류가 작다. 즉, 래디컬 실리콘 질화막의 막질은, 퇴적 실리콘 질화막의 막질보다도 좋다.
따라서, 제2 실리콘 질화막의 상면 및 하면은, 전하 트랩 밀도가 낮은 제1 및 제3 실리콘 질화막과 접한다. 즉, 제2 실리콘 질화막의 상하의 양 계면은, 막질이 좋은 제1 및 제3 실리콘 질화막에 의해 구성된다.
이에 의해, 전극간 절연막(8)으로서, 상기 프로세스(래디컬 질화, 실리콘 질화물 퇴적, 래디컬 질화)에 의해 형성된 실리콘 질화막을 이용해도, 전하 트랩에 기인하는 오동작은 억제된다.
(제5 실시예)
도 10은, 본 발명의 제5 실시예에 따른 메모리 셀을 도시하는 단면도이다. 이것은, 도 2의 (b)에 상당하는 채널 폭 방향의 단면도이다.
본 실시예가 제1 실시예∼제4 실시예와 상이한 점은, 터널 절연막(4)의 막 두께가, 채널 폭 방향에서, 주기적이고 또한 연속적으로 변화하는 것에 있다. 도 10에서는, 실리콘 기판(1)과 터널 절연막(4)과의 경계면이 울퉁불퉁하고, 터널 절연막(4)의 막 두께가, 주기적이고 또한 연속적으로 변화하고 있다.
즉, 본 실시예의 메모리 셀 구조는, 셀 트랜지스터 동작 시에 채널 전류가 흐르는 영역(채널 전류 영역 : 20)과, 기입/소거 동작 시에 터널 전류가 흐르는 영역(터널 전류 영역 : 21)이 상이하며, 또한 채널 전류 영역(20)이 터널 전류 영역(21)보다도 큰 구조를 구비하고 있다.
이에 의해, 터널 전류 통과에 의해, 전하 트랩 발생 또는 계면 준위 발생 등의 막질 열화가 터널 절연막(4) 내에 발생해도, 채널 전류에의 영향은 경감되어, 메모리 셀의 특성 변동은 대폭 억제된다.
또한, 본 발명자 등의 연구에 따르면, 상기 효과를 충분히 얻기 위해서는, 터널 절연막(4)의 최대 막 두께와 최소 막 두께와의 차를 10% 이상으로 하는 것이 바람직한 것이 분명해졌다.
이것에 대하여 종래의 메모리 셀 구조는, 도 11에 도시한 바와 같이, 채널 전류 영역(20)과 터널 전류 영역(21)이 거의 동일하다. 이 때문에, 터널 전류 통 과에 의해, 전하 트랩 발생이나 계면 준위 발생 등의 막질 열화가 터널 절연막(4) 내에 발생하면, 반드시 채널 전류량이 저하하는 문제가 발생한다. 이것은, 메모리 셀의 특성 변동을 야기하는 원인이 된다.
본 실시예의 메모리 셀은, 예를 들면, 높이가 주기적이고 또한 연속적으로 변화하고 있는 표면을 갖는 실리콘 기판(1) 위에, 터널 절연막(4)을 형성함으로써 실현된다.
도 12의 (a) 및 도 12의 (b)는, 상기와 같은 표면을 갖는 실리콘 기판(1)의 제조 공정을 도시하는 단면도이다.
우선, 도 12의 (a)에 도시한 바와 같이, 주면이 (110)면의 실리콘 기판(1)을 준비한다. 도 12의 (a) 및 도 12의 (b)에는, 벽개면으로 될 수 있는 면(30)이 점선으로 모식적으로 도시되어 있다.
이어서, 알칼리 용액을 이용하여, 실리콘 기판(1)의 표면을 에칭한다.
이 때, 어떤 특정한 결정면이 선택적으로 에칭되어, 도 12의 (b)에 도시한 바와 같이, 표면 형상이 톱니 형상의 실리콘 기판(1)이 얻어진다.
그 후, 고온 산화에 의해, 실리콘 기판(1)의 표면을 처리하는 것에 의해, 도 10에 도시한 실리콘 기판(1)이 얻어진다.
도 13에, 본 실시예의 변형예의 메모리 셀의 단면도를 도시한다. 도 13의 (a)의 메모리 셀은, 터널 절연막(4)과 부유 게이트 전극(5)과의 경계면이 울퉁불퉁하고, 터널 절연막(4)의 막 두께가, 주기적이고 또한 연속적으로 변화하고 있다.
또한, 도 13의 (b)에 도시한 바와 같이, 터널 절연막(4)과 부유 게이트 전극(5)과의 경계면 및 실리콘 기판(1)과 터널 절연막(4)과의 경계면의 양방이 울퉁불퉁하고, 터널 절연막(4)의 막 두께가, 주기적이고 또한 연속적으로 변화해도 무관하다.
이들의 변형예의 메모리 셀에서도, 본 실시예의 메모리 셀과 마찬가지의 효과가 얻어진다. 또한, 터널 절연막(4)의 막 두께 차에 관해서도, 본 실시예와 마찬가지로 10% 이상으로 하는 것이 바람직하다.
(제6 실시예)
도 14는, 본 발명의 제6 실시예에 따른 메모리 셀을 도시하는 단면도이다. 이것은, 도 2의 (b)에 상당하는 채널 폭 방향의 단면도이다.
본 실시예가 제5 실시예와 상이한 점은, 터널 절연막(4)의 막 두께가 거의 일정한 것, 그리고, 터널 절연막(4)과 부유 게이트 전극(5)과의 계면의 높이 및 터널 절연막(4)과 실리콘 기판(1)과의 계면의 높이가, 채널 폭 방향에서, 주기적이고 또한 연속적으로 변화하고 있는 것이다.
즉, 본 실시예의 메모리 셀 구조는, 채널 전류 영역(20)과, 기입 동작 시에 터널 전류가 흐르는 영역(기입 터널 전류 영역 : 21w)과, 소거 동작 시에 터널 전류가 흐르는 영역(소거 터널 전류 영역 : 21e)이 다르고, 또한 채널 전류 영역(20)이 기입 터널 전류 영역(21w)보다도 더 큰 구조를 구비하고 있다. 채널 전류 영역(20)은, 소거 터널 전류 영역(21e)과 서로 다르다.
이에 의해, 터널 전류 통과에 의해 전하 트랩 발생 또는 계면 준위 발생 등의 막질 열화가 터널 절연막(4) 내에 발생해도, 채널 전류에의 영향은 거의 없어, 메모리 셀의 특성 변동은 대폭 억제된다.
또한, 본 발명자들의 연구에 따르면, 상기 효과를 충분히 얻기 위해서는, 터널 절연막(4)의 최대 막 두께와 최소 막 두께와의 차를 10% 이상으로 하는 것이 바람직한 것이 분명해졌다.
또, 본 발명은 상기 실시예 그대로에 한정되는 것이 아니고, 실시 단계에서는 그 요지를 일탈하지 않은 범위에서 구성 요소를 변형하여 구체화할 수 있다. 또한, 상기 실시예에 개시되어 있는 복수의 구성 요소의 적당한 조합에 의해, 여러가지의 발명을 형성할 수 있다. 예를 들면, 실시예에 기재하는 전체 구성 요소로부터 몇개의 구성 요소를 삭제해도 된다. 또한, 상이한 실시예에 걸친 구성 요소를 적절하게 조합해도 된다. 기타, 본 발명의 요지를 일탈하지 않는 범위에서, 다양하게 변형시켜 실시할 수 있다.
이상 상세히 설명한 바와 같이 본 발명에 따르면, 터널 절연막 내의 전하 트랩의 영향을 저감할 수 있는 불휘발성 메모리 셀을 구비한 반도체 장치 및 그 제조 방법을 실현할 수 있게 된다.

Claims (16)

  1. 반도체 기판과,
    상기 반도체 기판 위에 형성된 불휘발성 메모리 셀
    을 구비하여 이루어지는 반도체 장치로서,
    상기 불휘발성 메모리 셀은,
    상기 불휘발성 메모리 셀의 채널 폭 방향에 있어서, 막 두께가 주기적이고 또한 연속적으로 변화하고 있는 터널 절연막과,
    상기 터널 절연막 위에 형성된 부유 게이트 전극과,
    상기 부유 게이트 전극의 상방에 형성된 제어 게이트 전극과,
    상기 제어 게이트 전극과 상기 부유 게이트 전극과의 사이에 형성된 전극간 절연막
    을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 터널 절연막과 상기 반도체 기판과의 계면의 높이는, 상기 채널 폭 방향에 있어서, 주기적이고 또한 연속적으로 변화하고 있는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 터널 절연막의 상면은, 거의 평탄한 것을 특징으로 하는 반도체 장치.
  4. 반도체 기판과,
    상기 반도체 기판 위에 형성된 불휘발성 메모리 셀
    을 구비하여 이루어지는 반도체 장치로서,
    상기 불휘발성 메모리 셀은,
    막 두께가 거의 일정한 터널 절연막과,
    상기 터널 절연막 위에 형성된 부유 게이트 전극과,
    상기 부유 게이트 전극의 상방에 형성된 제어 게이트 전극과,
    상기 제어 게이트 전극과 상기 부유 게이트 전극과의 사이에 형성된 전극간 절연막을 포함하고,
    상기 터널 절연막과 상기 부유 게이트 전극과의 계면의 높이 및 상기 터널 절연막과 상기 반도체 기판과의 계면의 높이는, 상기 불휘발성 메모리 셀의 채널 폭 방향에 있어서, 주기적이고 또한 연속적으로 변화하고 있는 것을 특징으로 하는 반도체 장치.
  5. 반도체 기판과,
    상기 반도체 기판의 표면에 형성되고, 소자 분리 홈을 포함하는 소자 분리 영역과,
    상기 반도체 기판 위에 형성된 불휘발성 메모리 셀로서, 터널 절연막과, 상 기 터널 절연막 위에 형성된 부유 게이트 전극과, 상기 부유 게이트 전극의 상방에 형성된 제어 게이트 전극과, 상기 제어 게이트 전극과 상기 부유 게이트 전극과의 사이에 형성된 전극간 절연막을 포함하는 불휘발성 메모리 셀
    을 구비하여 이루어지는 반도체 장치의 제조 방법으로서,
    상기 반도체 기판 위에 상기 터널 절연막으로 되는 절연막, 상기 부유 게이트 전극으로 되는 반도체막을 순차적으로 형성하는 공정과,
    상기 반도체막, 상기 절연막 및 상기 반도체 기판을 에칭하여, 상기 소자 분리 홈을 형성하는 공정과,
    수증기 분위기 속에서, 상기 부유 게이트 전극, 상기 터널 절연막 및 상기 반도체 기판을 어닐링하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 수증기 분위기 속에서, 상기 부유 게이트 전극, 상기 터널 절연막 및 상기 반도체 기판을 어닐링하는 공정 후, 상기 터널 절연막은, 상기 소자 분리 영역에 가까울수록 막 두께가 두꺼워지는 부분을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 터널 절연막의 상기 소자 분리 영역에 가까울수록 막 두께가 두꺼워지 는 부분은, 상기 불휘발성 메모리 셀의 채널 폭 방향의 단면에서 존재하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제6항 또는 제7항에 있어서,
    상기 소자 분리 영역의 상면은, 상기 반도체 기판의 상기 표면보다도 높고, 또한, 상기 부유 게이트 전극의 상면보다도 낮고,
    상기 수증기 분위기 속에서, 상기 부유 게이트 전극, 상기 터널 절연막 및 상기 반도체 기판을 어닐링하는 공정 후, 상기 터널 절연막은, 상기 불휘발성 메모리 셀의 채널 폭 방향의 단면에서, 상기 부유 게이트 전극의 하부 측면과 상기 소자 분리 영역과의 사이에 들어간 제1 부분, 및 상기 소자 분리 영역에 의해 규정된 상기 반도체 기판의 반도체 영역의 상부 측면과 상기 소자 분리 영역과의 사이에 들어간 제2 부분을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제5항 내지 제7항 중 어느 한 항에 있어서,
    상기 수증기 분위기는, 중수의 수증기를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제8항에 있어서,
    상기 터널 절연막의 상기 제1 부분은, 하방을 향할수록, 상기 채널 폭 방향의 치수가 커지고,
    상기 터널 절연막의 상기 제1 부분과 접하고 있는 부분의 상기 부유 게이트 전극은, 하방을 향할수록, 상기 채널 폭 방향의 치수가 작아지고,
    상기 터널 절연막의 상기 제2 부분은, 상방을 향할수록, 상기 채널 폭 방향의 치수가 커지고,
    상기 터널 절연막의 상기 제2 부분과 접하고 있는 부분의 상기 반도체 영역은, 상방을 향할수록, 상기 채널 폭 방향의 치수가 작아지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제5항 내지 제7항 중 어느 한 항에 있어서,
    상기 부유 게이트 전극, 상기 터널 절연막 및 상기 반도체 기판을 어닐링하는 공정은, 상기 터널 절연막 내에서의 물의 확산 속도가, 상기 물과 상기 부유 게이트 전극과의 산화 반응 속도 및 상기 물과 상기 반도체 기판과의 산화 반응 속도보다도 빠르게 되는 조건에서 행해지는 제1 가열 처리를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 터널 절연막은 실리콘 산화물 또는 실리콘산 질화물로 구성되고, 상기 부유 게이트 전극은 다결정 실리콘으로 구성되고, 상기 반도체 기판은 실리콘으로 구성되고, 상기 제1 가열 처리는, 750℃ 이하의 온도에서 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 부유 게이트 전극, 상기 터널 절연막 및 상기 반도체 기판을 어닐링하는 공정은, 상기 터널 절연막 내에서의 물의 확산 속도가, 상기 물과 상기 부유 게이트 전극과의 산화 반응 속도 및 상기 물과 상기 반도체 기판과의 산화 반응 속도보다도 느려지는 조건에서 행해지는 제2 가열 처리를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 터널 절연막은 실리콘 산화물 또는 실리콘산 질화물로 구성되고, 상기 부유 게이트 전극은 다결정 실리콘으로 구성되고, 상기 반도체 기판은 실리콘으로 구성되고, 상기 제2 가열 처리는, 900℃ 이상의 온도에서 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제5항 내지 제7항 중 어느 한 항에 있어서,
    상기 전극간 절연막은, 상기 부유 게이트 전극의 상면 및 측면 중 실질적으로 상기 상면만을 피복하고, 상기 전극간 절연막을 형성하는 공정은, 제1 래디컬 질화 프로세스를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제15항에 있어서,
    상기 전극간 절연막을 형성하는 공정은, 상기 제1 래디컬 질화 프로세스 후에 행해지는 실리콘 질화물 퇴적 프로세스 및 상기 실리콘 질화물 퇴적 프로세스 후에 행해지는 제2 래디컬 질화 프로세스를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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