JP2000124430A

JP2000124430A - 不揮発性半導体記憶装置

Info

Publication number: JP2000124430A
Application number: JP10298473A
Authority: JP
Inventors: Toshiharu Watanabe; 寿治渡辺
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-10-20
Filing date: 1998-10-20
Publication date: 2000-04-28

Abstract

(57)【要約】【課題】セルのしきい値電圧Ｖｔｈの制御を容易にし、
高信頼性のフラッシュ・セルを有する不揮発性半導体記
憶装置を提供すること。【解決手段】制御ゲート電極１０５と浮遊ゲート電極１
０４の間にインターポリ絶縁膜（ゲートポリシリコン間
の絶縁膜）１０６が、基板１０１と浮遊ゲート電極１０
４の間にトンネル酸化膜１０７が形成されている。上記
トンネル酸化膜１０７（第一のゲート絶縁膜）、インタ
ーポリ絶縁膜（第二のゲート絶縁膜）１０６両者共にト
ンネル電流を流すことのできる程度の薄い酸化膜で構成
され、実質的に所望のしきい値電圧Ｖｔｈになったとこ
ろで、両方のトンネル電流が拮抗することにより、その
セルのＶｔｈをほぼ自動的に制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、不揮発性半導体
記憶装置、特にFowler-Nordheim トンネル現象を利用し
たフラッシュメモリに関する。

【０００２】

【従来の技術】図１１（ａ），（ｂ）は、従来の不揮発
性半導体記憶装置に係る、スタックトゲート型のフラッ
シュ・メモリの単体セルを示す断面図であり、（ａ）は
セルのＬ方向（ゲート長方向）断面、（ｂ）はセルのＷ
方向（ゲート幅方向）断面を示している。なお、ここで
は、メモリセルを単にセル、あるいはフラッシュ・セル
と呼ぶことがある。

【０００３】基板８１表面にソース／ドレイン拡散層８
２が形成されている。浮遊ゲート電極８４及び制御ゲー
ト電極８５は、拡散層８２の間のチャネル領域上に積み
重ねられている。制御ゲート電極８５と浮遊ゲート電極
８４の間にインターポリ絶縁膜（ゲートポリシリコン間
の絶縁膜）８６が形成されている。基板８１と浮遊ゲー
ト電極８４の間にトンネル酸化膜８７が形成されてい
る。浮遊ゲート電極８４と制御ゲート電極８５の周りに
は層間絶縁膜８９が形成されている。

【０００４】上記トンネル酸化膜８７は、１０ｎｍ程度
の酸化膜である。インターポリ絶縁膜８６は、約２０ｎ
ｍ相当のＯＮＯ膜（ＳｉＯ₂ ／ＳｉＮ／ＳｉＯ₂ 積層
膜）である。浮遊ゲート電極８４の厚さは１００ｎｍ程
度である。素子分離絶縁膜８８上にある浮遊ゲート電極
８４の幅（ウィング）は、２００ｎｍ程度である。素子
領域のチャネル幅及びゲート長は共に４００ｎｍ程度で
ある。

【０００５】浮遊ゲート電極８４と基板８１の間の静電
容量をＣ１、浮遊ゲート電極１０４と制御ゲート電極８
５の間の静電容量をＣ２とする。この場合、Ｃ２／（Ｃ
１＋Ｃ２）をカップリング比γと呼ぶが、その値は約
０．６程度である。

【０００６】このようなフラッシュ・セルは、メモリ構
造として、ＮＯＲ型（図１２）やＮＡＮＤ型（図１３）
などの構造が知られている。図１２のＮＯＲ型メモリセ
ルは、隣り合う２つのセルに共通のドレイン拡散層８２
にビット線ＢＬが接続される一般的な構成である。図１
３のＮＡＮＤ型メモリセルにおいては、セルを複数個
（例えば１６個）直列接続し、さらに両側に選択ゲート
トランジスタを持つ。

【０００７】例えばＮＡＮＤ型メモリセルにおいては、
書き込み、消去両方ともセルトランジスタのチャネルと
浮遊ゲート電極の間のFowler-Nordheim 電流を用いる。
また、ＮＯＲ型メモリセルにおいては、消去がソース拡
散層と浮遊ゲートの間で行われる。

【０００８】ＮＡＮＤ型メモリセルの書き込み動作につ
いて説明する。書き込みに際し、制御ゲートにプラスの
高い電圧Ｖ、例えば２０Ｖを印加する。浮遊ゲート電極
に過剰の電荷がないとすると、トンネル酸化膜に印加さ
れる電圧は、γ×Ｖとなる。これにより、Ｖが２０Ｖ、
γが０．６の場合は１２Ｖとなる。この時の電界は１２
ＭＶ／ｃｍ程度となる。この高電界により、Fowler-Nor
dheim トンネル現象が起こり、浮遊ゲート電極に電子が
注入される。この結果、セルのしきい値電圧Ｖｔｈは高
くなる。

【０００９】一方、上記の場合、インターポリ絶縁膜に
かかる電圧は、８Ｖ程度になる。インターポリ絶縁膜
は、膜厚が２０ｎｍとトンネル絶縁膜に比べて厚い。こ
のため、電界は４ＭＶ／ｃｍとなる（インターポリ絶縁
膜が積層膜の場合、各層での比誘電率の違いで場所によ
って電界が異なるが、これは無視して、静電容量的に等
価な酸化膜だと仮定しての電界を扱う）。４ＭＶ／ｃｍ
では、電子は顕著なトンネル現象を示さない。

【００１０】図１４は、従来のＮＡＮＤ型メモリセルの
書き込み動作の一例を示す特性図である。制御ゲート電
極８５に印加する電圧Ｖ（Ｖ）、セルのしきい値電圧Ｖ
ｔｈ（Ｖ）、トンネル酸化膜８７にかかる電界Ｅ１（Ｍ
Ｖ／ｃｍ）、インターポリ絶縁膜８６に印加される電界
Ｅ２（ＭＶ／ｃｍ）の時間に対する変化を表わしてい
る。

【００１１】図１４に示すように、制御ゲート電極８５
には２０Ｖが印加される。実際、浮遊ゲート電極は、消
去状態ではプラスに帯電し、書き込み後はマイナスに帯
電する。このため、トンネル酸化膜にかかる電界Ｅ１
と、インターポリ絶縁膜に印加される電界Ｅ２は、時間
と共に緩やかに変化していく。セルは、始めしきい値電
圧Ｖｔｈが−２Ｖで消去状態となっているが、矢印に示
すように約２０μｓ後には０．５Ｖを越え、書き込まれ
たことになる。

【００１２】

【発明が解決しようとする課題】従来技術のフラッシュ
・セルにおいては、電子はもっぱらトンネル酸化膜のみ
をトンネルする（つまり、Fowler-Nordheim 電流が発生
する）。トンネル酸化膜に印加される電界は、徐々に変
化していく（図１４のＥ１参照）ため、セルのしきい値
電圧Ｖｔｈも、消去しきい値から緩慢に上昇し続ける
（図１４のＶｔｈ参照）。この結果、書き込み動作に関
する制御をいつ中止するかで、セルのしきい値電圧Ｖｔ
ｈは大きく異なる。

【００１３】この発明は、上記事情を考慮してなされた
ものであり、その課題は、セルのしきい値電圧Ｖｔｈの
制御を容易にし、高信頼性のフラッシュ・セルを有する
不揮発性半導体記憶装置を提供することにある。

【００１４】

【課題を解決するための手段】この発明は、メモリセル
として、第一導電型の半導体基板に第一のゲート絶縁膜
を介して形成された浮遊ゲート電極と、この浮遊ゲート
電極に対し、第二のゲート絶縁膜を介して形成された制
御ゲート電極を備え、制御ゲート電極と半導体基板の間
に高電圧を印加することによって起こる電子のトンネル
現象を用いてデータの書き込みまたは消去を行う不揮発
性半導体記憶装置において、前記第二のゲート絶縁膜の
膜厚ｔと前記高電圧Ｖの関係が、Ｖ／２ｔ≧１０ＭＶ／ｃｍであり、かつ、前記の半導体基板と浮遊ゲート電極の対
向面積をＳ１、浮遊ゲート電極と制御ゲート電極の対向
面積をＳ２とするとその関係が、１．１≦（Ｓ２／Ｓ１）≦１．８であることを特徴とする。

【００１５】この発明では、第一のゲート絶縁膜（トン
ネル酸化膜）のみならず、第二のゲート絶縁膜（インタ
ーポリ絶縁膜）も電子をトンネルさせる構成である。実
質的に所望のしきい値電圧Ｖｔｈになったところで、両
方のトンネル電流が拮抗することにより、そのセルのＶ
ｔｈをほぼ自動的に制御する。

【００１６】さらに、浮遊ゲート電極から半導体基板へ
の電流と制御ゲート電極から浮遊ゲート電極への電流が
つりあって平衡状態が達成されるときには、Ｓ２／Ｓ１
の関係から、浮遊ゲート電極中の電荷はゼロでない値で
平衡状態になることが可能となる。

【００１７】

【発明の実施の形態】図１（ａ），（ｂ）は、この発明
の基本的な実施形態の不揮発性半導体記憶装置に係る、
スタックトゲート型のフラッシュ・メモリの単体セルを
示す断面図であり、（ａ）はセルのＬ方向（ゲート長方
向）断面、（ｂ）はセルのＷ方向（ゲート幅方向）断面
を示している。なお、ここでは、メモリセルを単にセ
ル、あるいはフラッシュ・セルと呼ぶことがある。

【００１８】シリコン基板１０１表面にソース／ドレイ
ン拡散層１０２が形成されている。浮遊ゲート電極１０
４及び制御ゲート電極１０５は、拡散層１０２の間のチ
ャネル領域上に積み重ねられている。制御ゲート電極１
０５と浮遊ゲート電極１０４の間にインターポリ絶縁膜
（ゲートポリシリコン間の絶縁膜）１０６が形成されて
いる。基板１０１と浮遊ゲート電極１０４の間にトンネ
ル酸化膜１０７が形成されている。浮遊ゲート電極１０
４と制御ゲート電極１０５の周りには層間絶縁膜１０９
が形成されている。

【００１９】この実施形態では、上記トンネル酸化膜１
０７（第一のゲート絶縁膜）、インターポリ絶縁膜（第
二のゲート絶縁膜）１０６両者共に８ｎｍ程度の酸化膜
で構成されている。インターポリ絶縁膜１０６は、例え
ば浮遊ゲート電極１０４のポリシリコン材を酸化する、
あるいは、減圧ＣＶＤ法等によりＳｉＯ₂ 膜を堆積する
といった形成方法が考えられる。

【００２０】また、浮遊ゲート電極１０４の厚さは４０
ｎｍ程度である。素子領域のチャネル幅及びゲート長は
共に４００ｎｍ程度である。素子分離絶縁膜１０８上に
ある浮遊ゲート電極１０４の幅（ウィング）は、無視で
きるほど小さい。あるいは、上記ウィングは若干存在し
ていてもかまわない。その場合、ここでは浮遊ゲート電
極１０４の厚さとウィングの和が４０ｎｍ程度になって
いればよい。

【００２１】図２は、上記図１の構成のセルの書き込み
動作の一例を示す特性図である。制御ゲート電極１０５
に印加する電圧Ｖ（Ｖ）、セルのしきい値電圧Ｖｔｈ
（Ｖ）、トンネル酸化膜１０７にかかる電界Ｅ１（ＭＶ
／ｃｍ）、インターポリ絶縁膜１０６に印加される電界
Ｅ２（ＭＶ／ｃｍ）の時間に対する変化を表わしてい
る。

【００２２】図２に示すように、制御ゲート電極１０５
には１９Ｖが印加される。書き込み開始直後は、消去状
態での浮遊ゲート電極１０４に蓄積された正電荷によ
り、トンネル酸化膜（第一のゲート絶縁膜）にかかる電
界Ｅ１がインターポリ絶縁膜（第二のゲート絶縁膜）に
かかる電界Ｅ２よりも大きい。よって、浮遊ゲート電極
１０４には負電荷が蓄積される。

【００２３】すなわち、セルは書き込み動作する。その
後、時間が経過するとＥ１とＥ２はほとんど同じになる
（約１２ＭＶ／ｃｍ）。この時、トンネル酸化膜に流れ
る電流密度とインターポリ絶縁膜に流れる電流密度もほ
とんど同じになる。

【００２４】電流は電流密度に面積を乗じたものである
が、上記構成の場合、インターポリ絶縁膜（第二のゲー
ト絶縁膜）１０６の面積は、トンネル酸化膜（第一のゲ
ート絶縁膜）１０７の面積の約１．１７倍になっている
（カップリング比は０．５４）。トンネル酸化膜１０７
を介して浮遊ゲート電極１０４に流れ込む電流値と、イ
ンターポリ絶縁膜１０６を介して制御ゲート電極１０５
に流れ出す電流値が等しくなったところで、セルのしき
い値は約２．２Ｖとなり、一定値をとる。

【００２５】また、Ｖｔｈの上昇の様子も、従来と違っ
て急峻で、すぐ一定値に安定する。このようにＶｔｈが
安定すれば、書き込みをいつ中止するかでＶｔｈが大き
く異なることはない。

【００２６】セルのしきい値電圧Ｖｔｈは、セルトラン
ジスタが導通に至る制御ゲート電極と基板間の電位差で
ある。また、セルトランジスタが導通に至る浮遊ゲート
電極と基板間の電位差をＶｔｆとする。このとき、浮遊
ゲート中の過剰電荷をＱとすると、次の（１）式で表わ
される。

【００２７】Ｖｔｈ＝（Ｖｔｆ／γ）−（Ｑ／Ｃ２） …（１）図２では、Ｖｔｆ＝０．３５と仮定している。トンネル
酸化膜の電界Ｅ１とインターポリ絶縁膜の電界Ｅ２は、
それぞれの膜厚をtox1，tox2とするとき、Ｅ1 ＝Ｑ／（（Ｃ1 ＋Ｃ２）tox1）＋Ｖ×γ …（２）Ｅ２＝（Ｖ−Ｅ１×tox1）／tox2 …（３）である。

【００２８】さらに、Ｖｔｈが定常状態になったときに
は、浮遊ゲート電極１０４から流れ出る電流と流れ込む
電流は等しい。基板１０１と浮遊ゲート電極１０４の対
向面積をＳ１、浮遊ゲート電極１０４と制御ゲート電極
１０５の対向面積をＳ２、浮遊ゲート電極１０４に基板
１０１から流れ込む電流密度をＪ１、浮遊ゲート電極１
０４から制御ゲート電極１０５に流れ出る電流密度をＪ
２とすると、Ｓ１×Ｊ１＝Ｓ２×Ｊ２ …（４）ここで、Ｊ１＝ｆ（Ｅ１）…（５），Ｊ２＝ｆ（Ｅ２）
…（６）、ｆは比例定数である。

【００２９】いま、tox1＝tox2であるが、仮に、基板と
浮遊ゲート電極の対向面積Ｓ１と浮遊ゲート電極と制御
ゲート電極の対向面積Ｓ２が等しい（γ＝０．５）と、
安定状態ではＱ＝０となる。このとき上記（１）式より
Ｖｔｈ＝０．７Ｖとなる。これは消去をするために制御
ゲート電極１０５を、基板１０１を基準にしてマイナス
にバイアスしても同じことが成り立つ。従って、Ｖｔｈ
は０．７Ｖの状態で安定してしまい、メモリとして動作
しないことになる。

【００３０】メモリとして望ましい動作をするために
は、Ｓ２がＳ１より大きいこと、さらに、Ｅ１がＥ２よ
りやや大きく、どちらも１０ＭＶ／ｃｍ以上であること
が重要である。

【００３１】具体的には、上記（１）式で書き込み後に
おける所望のしきい値電圧Ｖｔｈを指定すると、浮遊ゲ
ート電極中の電荷Ｑが決まる。このとき、上記（２）式
より、Ｅ１が１２ＭＶ／ｃｍ程度の電界になるように印
加電圧Ｖを決定すればよい。

【００３２】このときＥ２は、自動的に上記（３）式に
より決定される。しかし、Ｅ２も実質的に１２ＭＶ／ｃ
ｍ程度の電界になるようにして、上記（５）式、（６）
式で決まるトンネル電流の密度を同程度とした上で、上
記（４）式により、ゲートの電流値が平衡するようにす
る必要がある。

【００３３】図３は、メモリセルの適当な条件下で、こ
の発明のセル構造を適用した、消去状態のしきい値電圧
Ｖｔｈと、書き込み状態のしきい値電圧Ｖｔｈの差（Vt
h Window：Ｖｔｈウインドウと呼ぶ）を示す特性図であ
る。

【００３４】この特性図の横軸は、この発明に係るセル
のトンネル酸化膜をｔ１、インターポリ絶縁膜の膜厚を
ｔ２で表したとき、ｔ１＝８ｎｍで固定して、ｔ２を
７，８，９，１０ｎｍと変化させた場合の、基板と浮遊
ゲート電極の対向面積Ｓ１と浮遊ゲート電極と制御ゲー
ト電極の対向面積Ｓ２の比Ｓ２／Ｓ１である。

【００３５】この特性図の縦軸は、この発明に係るセル
の制御ゲートに対し、ｔ２が７ｎｍのときは１４Ｖ、８
ｎｍのときは１８Ｖ、９ｎｍのときは２０．２５Ｖ、１
０ｎｍのときは２２．５Ｖ印加したときの、消去状態の
しきい値電圧Ｖｔｈと書き込み状態のしきい値Ｖｔｈの
差（Ｖｔｈウインドウ）を示している。

【００３６】Ｓ２／Ｓ１＝１のときは、浮遊ゲートに過
剰な電荷がない状態で平衡状態になるので、書き込み動
作（制御ゲート電極はプラス）、消去動作（制御ゲート
電極はマイナス）とも中性Ｖｔｈ（紫外線消去のＶｔｈ
と同様）で落ち着き、ウインドウ幅は０Ｖであり、メモ
リ動作をしない。

【００３７】一方、Ｓ２／Ｓ１を大きくすると、蓄積さ
れた電荷が多い状態で平衡状態に達する。書き込み状態
のしきい値電圧Ｖｔｈ（書き込みＶｔｈ）はより高く、
消去状態のしきい値電圧Ｖｔｈ（消去Ｖｔｈ）はより低
くなるので、Ｖｔｈウインドウは広くなる。

【００３８】次に、ウインドウ幅がどれ位必要かを求め
る。図４（ａ），（ｂ）それぞれは、この発明に係るセ
ルの書き込み／消去状態のＶｔｈのばらつきの許容され
る最大、最小の範囲を示す。不揮発性メモリ全般として
は書き込み、消去それぞれのＶｔｈのセンター値周辺に
±１Ｖ程度のばらつきを持っている。ウィンドウ幅は、
書き込みＶｔｈの最小値と消去Ｖｔｈの最大値の間に１
Ｖ程度の差がないと、正しく消去状態、書き込み状態が
判定できない。このため、書き込みＶｔｈのセンター値
と消去Ｖｔｈセンター値には最低でも３Ｖは必要であ
る。

【００３９】一方、許容されるウインドウ幅の最大値を
求める。ＮＡＮＤ型の場合、非選択セルの制御ゲート電
極への電圧が最大で４Ｖ程度である。このとき、消去セ
ル、書き込みセル両方に対して導通状態になっている必
要がある。従って、書き込みＶｔｈの最大値は４Ｖであ
る。

【００４０】また、消去セルの最小値は多くの場合、動
作的にはいくら低くても良いが、セルに蓄積された電荷
量が多ければ上記（２）式により、トンネル酸化膜にか
かる電界も大きくなり、信頼性的に好ましくない。−４
Ｖ程度が下限である。

【００４１】上記同様にＶｔｈ分布幅を±１Ｖ程度と仮
定すれば、書き込みＶｔｈのセンター値と消去Ｖｔｈの
センター値との差（ウインドウ幅）は６Ｖということに
なる。図３における適当な膜厚条件に関し、ウインドウ
幅が３Ｖと６Ｖの間になるＳ２／Ｓ１を求めると、だい
たい１．８から１．１となる。

【００４２】このように、制御ゲート電極に印加する電
圧を変えると、トンネル酸化膜１０７（第一のゲート絶
縁膜）と、インターポリ絶縁膜１０６（第二のゲート絶
縁膜）に印加される電界が決まり、電流密度が決まる。
電流密度が大きい方が短時間で大きな電荷を移動できる
ので短時間で書き込みや消去が可能である。

【００４３】基本的に、フラッシュメモリは、その書き
込み／消去時間に、所望の電荷を移動させるのに１０Ｍ
Ｖ／ｃｍ程度以上の電界が印加されなければならない。
この発明においても、制御ゲート電極に印加される電圧
は１８Ｖ〜２３Ｖ程度であり、一般的なＮＡＮＤ型フラ
ッシュメモリと大きく異なるものではない。よって、昇
圧回路その他に従来技術以上の特段の工夫を要するもの
ではない。

【００４４】一方、この発明では、制御ゲート電極に印
加される電圧をＶ、第２のゲート絶縁膜の膜厚をｔとし
たとき、Ｖ／２ｔ≧１０ＭＶ／ｃｍの関係を満足するこ
とにより、第二のゲート絶縁膜、すなわち、インターポ
リ絶縁膜１０６にも１０ＭＶ／ｃｍ以上の電界が印加さ
れトンネル電流が発生する。

【００４５】すなわち、第一、第二のゲート絶縁膜１０
７，１０６のカップリング比を考慮して、制御ゲート電
極１０５と半導体基板１０１の間に印加される電圧の１
／２を、第二のゲート絶縁膜１０６の膜厚で割った値が
１０ＭＶ／ｃｍ以上の関係になれば、インターポリ絶縁
膜１０６にも１０ＭＶ／ｃｍ以上の電界が印加されトン
ネル電流が発生する。

【００４６】これに対し、従来技術ではインターポリ絶
縁膜に印加される電界は４ＭＶ／ｃｍ程度と低く、実質
的にトンネル電流は流れていなかったので、これは従来
技術と異なる大きな特徴となっている。この発明では、
第二のゲート絶縁膜は第一のゲート絶縁膜と同じ性質の
酸化膜であることが好ましいことは上述した通りであ
る。

【００４７】第二のゲート絶縁膜を厚くし、Ｓ２／Ｓ１
を１．１程度の比較的小さな値にしても、本発明に示し
た現象（第二のゲート絶縁膜、すなわち、インターポリ
絶縁膜１０６でのトンネル電流の発生）はみられる。し
かし、制御ゲート電極に印加する電圧を著しく高くしな
ければならず、実用的には意味がない。これを考慮する
と、第一のゲート絶縁膜の１．２５倍（８ｎｍに対し１
０ｎｍ）程度が上限である。

【００４８】一方、第二のゲート絶縁膜を薄膜化してい
くと、許容されるＳ２／Ｓ１の値は広くなり、加工のば
らつきが発生してもＶｔｈのばらつきは小さくなる。ま
た、前述のように制御ゲートに印加すべき電圧値も小さ
くなるので、周辺回路の設計的にも好ましい。

【００４９】第二の絶縁膜は、図３のｔ２＝７ｎｍのよ
うに、第一の絶縁膜よりも薄くなっても良い。しかし、
薄いシリコン酸化膜ではトンネル電流を流すと低電界リ
ーク電流が発生することが以下のように知られている。

【００５０】図５は、シリコン酸化膜に対するFowler-N
ordheim 電流注入前後での、シリコン酸化膜にかける電
界と電流密度の関係を示す特性図である。例えば、シリ
コン酸化膜厚が５１オングストローム、すなわち５．１
ｎｍにおいて、トンネル電流注入後には３ＭＶ／ｃｍの
電界に至るまでリーク電流の発生が見られる。従って、
シリコン酸化膜の薄膜化には下限がある。６ｎｍより薄
くすることは信頼性的に意味がない。

【００５１】図６は、この発明の第一実施形態に係り、
上記基本的実施形態の特徴的な構成を採用したＮＡＮＤ
型メモリのセル構造を示す断面図である。図は、セルの
ゲート長方向断面を示しており、図１と同様の個所には
同一の符号を付す。セルの上方にはビット線ＢＬが形成
されている。

【００５２】次に、この発明の第二の実施形態について
説明する。いわゆるホットエレクトロン現象を利用し
て、浮遊ゲート電極に電子を注入する不揮発性半導体記
憶装置に関して、再び図１を参照して説明する。

【００５３】例えば、ＮＯＲ型では、通常、消去は、ソ
ース拡散層１０２に高いプラスの電圧を与え、制御ゲー
ト電極１０５と半導体基板１０１は０Ｖとして、浮遊ゲ
ート電極１０４からソース拡散層１０２に電子を引き抜
く。

【００５４】しかし、ＮＯＲ型メモリセルでも、ＮＡＮ
Ｄ型の消去のように、ソース拡散層でなくチャネルに電
子を引き抜くことも可能である。図７は、この発明の第
二実施形態に係り、前記基本実施形態で述べた特徴的な
構成を採用したＮＯＲ型メモリのセル構造を示す断面図
である。図は、セルのゲート長方向断面を示しており、
図１と同様個所には同一の符号を付す。Ｓ２／Ｓ１が
１．２５、第一のゲート絶縁膜（１０７）の膜厚が８ｎ
ｍ、第二のゲート絶縁膜（１０６）の膜厚が７ｎｍのい
ずれもシリコン酸化膜、制御ゲートと半導体基板の間の
電位差は１４Ｖとする（ゲートの方が低い）。

【００５５】図８は、この発明を適用したＮＯＲ型の不
揮発性メモリの上記条件でのメモリセルの消去動作を示
す、時間に対するしきい値電圧Ｖｔｈを示す特性図であ
る。１０ｍｓｅｃ程度でＶｔｈは２Ｖ程度の値に収束し
ており、±１Ｖ程度のＶｔｈ分布幅を仮定すると、消去
Ｖｔｈの最小値は１Ｖであり、マイナスにはならない。
これにより、過消去の懸念が無いＮＯＲ型の不揮発性半
導体記憶装置が提供可能である。

【００５６】図９は、この発明の第三の実施形態に係
り、上述の基本的実施形態あるいは第一、第二の実施形
態で説明したセルの構成を比較的容易に実現する具体的
な一例を示すセルの断面図である。このセル断面は、前
記図１（ｂ）と同様のＷ方向（ゲート幅方向）断面を示
している。なお、素子分離領域にはＳＴＩ（Shallow Tr
ench Isolation）技術が用いられている。

【００５７】半導体基板１１上に、第一のゲート絶縁膜
１２１を介して下部浮遊ゲート１３１が形成されてい
る。下部浮遊ゲート１３１の上面と第一の素子分離絶縁
膜１４１の上面はほぼ同一面となっている（破線）。

【００５８】下部浮遊ゲート１３１の上面は上部浮遊ゲ
ート１３２と接続されており、上部浮遊ゲート１３２の
上面は第二の素子分離絶縁膜１４２の上面とほぼ同一面
となっている。なお、第一と第二の素子分離絶縁膜１４
１，１４２は同じ材質例えばシリコン酸化物でもかまわ
ない。

【００５９】上部浮遊ゲート１３２の上面には第二のゲ
ート絶縁膜１２２が形成されている。第二のゲート絶縁
膜１２２上に制御ゲート１５が形成されている。制御ゲ
ート１５の上には層間絶縁膜１６が形成されており、図
示しないコンタクト孔によりビット線１７が基板１１と
逆導電型のドレイン拡散層（図示せず）と接続される。

【００６０】このような図９のセル構造の製造方法の一
例を説明する。シリコン基板１１上に酸化膜１２１を形
成する。次いで、上部浮遊ゲート１３１となる導体層例
えばポリシリコンを堆積する。このポリシリコン層上に
マスク材（窒化シリコン膜）を堆積し、その上にレジス
トを塗布しパターニングする（図示せず）。次に、レジ
ストパターンをマスクにして上記マスク材、ポリシリコ
ン層（１３１）、酸化膜（１２１）を順次エッチング
し、さらに露出したシリコン基板１をエッチングする。
この結果、トレンチが基板に形成される。その後、レジ
ストパターンは剥離する。

【００６１】次に、トレンチの内壁表面を熱酸化した
後、例えばＴＥＯＳ膜等の埋め込み材（１４１）でトレ
ンチを埋め込む。その後、上記マスク材として使った窒
化シリコン膜が完全に除去されるまで埋め込み材（１４
１）をポリッシングして全面を平坦化する（破線）。

【００６２】次に、平坦化した部分に再び上部浮遊ゲー
ト１３２となる導体層例えばポリシリコンを堆積する。
これにより、先に作ったポリシリコン層（１３１）上に
ポリシリコン層（１３２）が積み増しされる。

【００６３】次に、素子分離領域上に浮遊ゲートに対す
るスリットを形成するため、ポリシリコン層（１３２）
上にマスク材となる窒化シリコン膜をパターニングし、
浮遊ゲートに対するスリットを形成する。その後、スリ
ットを埋めるＴＥＯＳ膜等の埋め込み材（１４２）を堆
積する。その後、上記マスク材として使った窒化シリコ
ン膜が完全に除去されるまで埋め込み材（１４２）をポ
リッシングして全面を平坦化する。

【００６４】次に、第二のゲート絶縁膜１２２を形成す
る。次いで制御ゲート１５となる例えばポリシリコン層
を堆積する。その後、メモリセルとして分離するエッチ
ング工程、拡散層の形成工程、層間絶縁膜１６、ビット
線１７等の形成工程を経て図９のようなメモリセル構造
が完成する。

【００６５】図９において、Ｓ１は、下部浮遊ゲート１
３１と半導体基板１１の対向面積となる。Ｓ２は、上部
浮遊ゲート１３２と制御ゲート１５の対向面積となる。
図のように、Ｓ２は、Ｓ１よりやや大きく１．１倍から
１．８倍の値をとることができる。また、第二のゲート
絶縁膜１２２の膜厚は例えば６ｎｍ以上あれば、第一の
ゲート絶縁膜１２１の１．２５倍以内程度に容易に選択
することもできる。

【００６６】この発明においては、第二のゲート絶縁膜
１２２も制御性良くトンネル現象を発生させなければな
らない。この図９の構成によれば、上部浮遊ゲート１３
２の側面は第二の素子分離絶縁膜１４２に覆われている
ので、浮遊ゲートのコーナでの電界集中により過大な電
流が発生して所望の特性が得られない事態を回避するこ
とができる。

【００６７】図１０は、この発明の第四の実施形態に係
り、上述の基本的実施形態あるいは第一、第二の実施形
態で説明したセルの構成を比較的容易に実現する具体的
な他の一例を示すセルの断面図である。このセル断面
は、前記図１（ｂ）と同様のＷ方向（ゲート幅方向）断
面を示している。なお、素子分離領域にはＳＴＩ（Shal
low Trench Isolation）技術が用いられている。前記図
９と同様の個所には同一の符号を記す。

【００６８】半導体基板１１上に、第一のゲート絶縁膜
１２１を介して下部浮遊ゲート１３１が形成されてい
る。下部浮遊ゲート１３１の上面と第一の素子分離絶縁
膜１４１の上面はほぼ同一面となっている（破線）。

【００６９】下部浮遊ゲート１３１の上面は上部浮遊ゲ
ート１３２と接続されており、上部浮遊ゲート１３２上
には第二のゲート絶縁膜１２２が形成されている。第二
のゲート絶縁膜１２２上に下部制御ゲート１５１が形成
されている。下部制御ゲート１５１の上面は第二の素子
分離絶縁膜１４２の上面とほぼ同一面となっている。な
お、第一と第二の素子分離絶縁膜１４１，１４２は同じ
材質例えばシリコン酸化物でもかまわない。

【００７０】下部制御ゲート１５１の上には上部制御ゲ
ート１５２が形成されている。上部制御ゲート１５２上
には層間絶縁膜１６が形成されており、図示しないコン
タクト孔によりビット線１７が基板１１と逆導電型のド
レイン拡散層（図示せず）と接続される。

【００７１】このような図１０のセル構造の製造方法の
一例を説明する。シリコン基板１１上に酸化膜１２１を
形成する。次いで、上部浮遊ゲート１３１となる導体層
例えばポリシリコンを堆積する。このポリシリコン層上
にマスク材（窒化シリコン膜）を堆積し、その上にレジ
ストを塗布しパターニングする（図示せず）。次に、レ
ジストパターンをマスクにして上記マスク材、ポリシリ
コン層（１３１）、酸化膜（１２１）を順次エッチング
し、さらに露出したシリコン基板１をエッチングする。
この結果、トレンチが基板に形成される。その後、レジ
ストパターンは剥離する。

【００７２】次に、トレンチの内壁表面を熱酸化した
後、例えばＴＥＯＳ膜等の埋め込み材（１４１）でトレ
ンチを埋め込む。その後、上記マスク材として使った窒
化シリコン膜が完全に除去されるまで埋め込み材（１４
１）をポリッシングして全面を平坦化する（破線）。

【００７３】次に、平坦化した部分に再び上部浮遊ゲー
ト１３２となる導体層例えばポリシリコンを積み増し、
さらに第二のゲート絶縁膜１２２、次いで下部制御ゲー
ト１５１となる例えばポリシリコン層を堆積する。

【００７４】次に、素子分離領域上に浮遊ゲートに対す
るスリットを形成するため、ポリシリコン層（１５１）
上にマスク材となる窒化シリコン膜をパターニングし、
素子分離絶縁膜１４１に達するエッチングによりスリッ
トを形成する。その後、スリットを埋めるＴＥＯＳ膜等
の埋め込み材（１４２）を堆積する。その後、上記マス
ク材として使った窒化シリコン膜が完全に除去されるま
で埋め込み材（１４２）をポリッシングして全面を平坦
化する。

【００７５】次に、上部制御ゲート１５２となる例えば
ポリシリコン層を堆積する。その後、メモリセルとして
分離するエッチング工程、拡散層の形成工程、層間絶縁
膜１６、ビット線１７等の形成工程を経て図１０のよう
なメモリセル構造が完成する。

【００７６】図１０において、Ｓ１は、下部浮遊ゲート
１３１と半導体基板１１の対向面積となる。Ｓ２は、上
部浮遊ゲート１３２と下部制御ゲート１５１の対向面積
となる。図のように、Ｓ２は、Ｓ１よりやや大きく１．
１倍から１．８倍の値をとることができる。また、第二
のゲート絶縁膜１２２の膜厚は例えば６ｎｍ以上あれ
ば、第一のゲート絶縁膜１２１の１．２５倍以内程度に
容易に選択することもできる。

【００７７】この発明においては、第二のゲート絶縁膜
１２２も制御性良くトンネル現象を発生させなければな
らない。この図１０の構成によれば、上部浮遊ゲート１
３２の側面と下部制御ゲート１５１の側面が第二の素子
分離絶縁膜１４２に覆われている。これにより、浮遊ゲ
ートのコーナでの電界集中により過大な電流が発生して
所望の特性が得られない事態を回避する作用は、前記図
９の構成より優れる。

【００７８】以上各実施形態の構成によれば、制御ゲー
トと半導体基板の間に高電圧を印加して起こる電子のト
ンネル現象を利用してデータの書き込みまたは消去を行
う不揮発性半導体記憶装置において、セルの第二のゲー
ト絶縁膜（インターポリ絶縁膜：酸化膜）にも電子をト
ンネルさせFowler-Nordheim 電流を発生させる。

【００７９】この結果、実質的に所望のしきい値電圧Ｖ
ｔｈになったところで、両方のトンネル電流が拮抗する
ことにより、そのセルのＶｔｈをほぼ自動的に制御す
る。すなわち、浮遊ゲート電極から半導体基板への電流
と制御ゲート電極から浮遊ゲートへの電流がつり合って
浮遊ゲート電極中の電荷はゼロでない値で平衡状態とな
る。

【００８０】

【発明の効果】以上、説明したように、この発明によれ
ば、メモリセルのしきい値電圧が自動的に収束すること
により、書き込みをいつ打ち切ってもしきい値電圧にほ
とんど変化の無い、制御性の高い書き込みを可能とする
高信頼性の不揮発性半導体記憶装置が提供できる。

【図面の簡単な説明】

【図１】（ａ），（ｂ）はそれぞれこの発明の基本的な
実施形態に係る不揮発性半導体記憶装置に係る、スタッ
クトゲート型のフラッシュ・メモリの単体セルを示す断
面図。

【図２】図１の構成のセルの書き込み動作の一例を示す
特性図。

【図３】メモリセルの適当な条件下で、この発明のセル
構造を適用した、消去状態のしきい値電圧Ｖｔｈと、書
き込み状態のしきい値電圧Ｖｔｈの差（Vth Window：Ｖ
ｔｈウインドウと呼ぶ）を示す特性図。

【図４】（ａ），（ｂ）それぞれは、この発明に係るメ
モリセルの書き込み／消去のＶｔｈのばらつきの許容さ
れる最大、最小の範囲を示す特性図。

【図５】シリコン酸化膜に対するFowler-Nordheim 電流
注入前後での、シリコン酸化膜にかける電界と電流密度
の関係を示す特性図。

【図６】この発明の第一実施形態に係り、基本的実施形
態の特徴的な構成を採用したＮＡＮＤ型メモリのセル構
造を示す断面図。

【図７】この発明の第二実施形態に係り、基本的実施形
態の特徴的な構成を採用したＮＯＲ型メモリのセル構造
を示す断面図。

【図８】この発明の第二実施形態に係り、この発明を適
用したＮＯＲ型の不揮発性メモリのある条件下でのメモ
リセルの消去動作を示す、時間に対するしきい値電圧Ｖ
ｔｈを示す特性図。

【図９】この発明の第三の実施形態に係り、基本的実施
形態あるいは第一、第二の実施形態で説明したセルの構
成を比較的容易に実現する具体的な一例を示すセルの断
面図。

【図１０】この発明の第四の実施形態に係り、基本的実
施形態あるいは第一、第二の実施形態で説明したセルの
構成を比較的容易に実現する具体的な他の一例を示すセ
ルの断面図。

【図１１】（ａ），（ｂ）は、従来の不揮発性半導体記
憶装置に係る、スタックトゲート型のフラッシュ・メモ
リの単体セルを示す断面図。

【図１２】ＮＯＲ型のセル配置を示す断面図。

【図１３】ＮＡＮＤ型のセル配置を示す断面図。

【図１４】従来のＮＡＮＤ型メモリセルの書き込み動作
の一例を示す特性図。

【符号の説明】

１０１…シリコン基板１０２…ソース／ドレイン拡散層１０４…浮遊ゲート電極１０５…制御ゲート電極１０６…インターポリ絶縁膜（第二のゲート絶縁膜）１０７…トンネル酸化膜（第一のゲート絶縁膜）１０８…素子分離絶縁膜

フロントページの続きＦターム(参考） 5F001 AA08 AA23 AA30 AB08 AC02 AD12 AD19 AD52 AD53 AD60 AD62 AE02 AE08 5F083 EP03 EP04 EP05 EP23 EP42 EP52 EP76 EP77 ER03 ER09 ER14 ER16 ER19 ER22 NA01 NA02 PR40

Claims

【特許請求の範囲】

【請求項１】メモリセルとして、第一導電型の半導体
基板に第一のゲート絶縁膜を介して形成された浮遊ゲー
ト電極と、この浮遊ゲート電極に対し、第二のゲート絶
縁膜を介して形成された制御ゲート電極を備え、制御ゲ
ート電極と半導体基板の間に高電圧を印加することによ
って起こる電子のトンネル現象を用いてデータの書き込
みまたは消去を行う不揮発性半導体記憶装置において、前記第二のゲート絶縁膜の膜厚ｔと前記高電圧Ｖの関係
が、Ｖ／２ｔ≧１０ＭＶ／ｃｍであり、かつ、前記の半導体基板と浮遊ゲート電極の対
向面積をＳ１、浮遊ゲート電極と制御ゲート電極の対向
面積をＳ２とするとその関係が、１．１≦（Ｓ２／Ｓ１）≦１．８であることを特徴とする不揮発性半導体記憶装置。
【請求項２】前記メモリセル間における前記制御ゲー
ト電極の下方に第一、第二の素子分離絶縁膜を具備し、前記浮遊ゲート電極は、上面が実質的に前記第一の素子
分離絶縁膜と同一面となされた下部浮遊ゲート電極と、
前記第一の素子分離絶縁膜上の前記第二の素子分離絶縁
膜に隣り合い前記下部浮遊ゲート電極の上面に電気的に
接続された上部浮遊ゲート電極を含むことを特徴とする
請求項１記載の不揮発性半導体記憶装置。
【請求項３】前記メモリセル間における前記制御ゲー
ト電極の下方に第一、第二の素子分離絶縁膜を具備し、前記浮遊ゲート電極は、上面が実質的に前記第一の素子
分離絶縁膜と同一面となされた下部浮遊ゲート電極と、
前記第一の素子分離絶縁膜上の前記第二の素子分離絶縁
膜に隣り合い前記下部浮遊ゲート電極の上面に電気的に
接続された上部浮遊ゲート電極を含み、前記制御ゲート電極は、前記第二の素子分離絶縁膜に隣
り合い上面が実質的に前記第二の素子分離絶縁膜と同一
面となされた下部制御ゲート電極と、前記下部制御ゲー
ト電極の上面に電気的に接続された上部制御ゲート電極
を含んでいることを特徴とする請求項１記載の不揮発性
半導体記憶装置。
【請求項４】前記第二のゲート絶縁膜の膜厚ｔは、前
記第一のゲート絶縁膜の膜厚をｕとして、その関係は、６ｎｍ≦ｔ≦ｕ×１．２５を満たすことを特徴とする請求項１ないし３いずれか一
つに記載の不揮発性半導体記憶装置。