TWI416712B - 非擴散式接合分離閘極非揮發性記憶體胞元與陣列，其等之程式化，抹除與讀取方法，以及製造方法 - Google Patents

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Description

非擴散式接合分離閘極非揮發性記憶體胞元與陣列，其等之程式化，抹除與讀取方法，以及製造方法 發明領域
本發明係有關於一種非擴散式接合分離閘極非揮發性記憶體胞元，相關之陣列，以及製造及操作的方法。
 發明背景
本技藝習知的非揮發性記憶體胞元係具有浮動閘極供儲存電荷於其上以控制電流在半導電材料基板中之通道區的傳導。例如，請參考美國專利第5,029,130號，其揭示內容全部併入本文作為參考資料。在結構上，使用浮動閘極供儲存用的非揮發性記憶體胞元可分類為堆疊閘極組態或者是分離閘極組態。在堆疊閘極中，控制閘極是安置在浮動閘極的正上方。在分離閘極中，控制閘極有一部份在浮動閘極上方而另一部份與其毗鄰，其中控制閘極係控制通道中之一區域而浮動閘極控制通道的另一區域。
標題為“胞元尺寸為true 2－F/sup 2//bit以及程式化通量等於10 MB/s的90奈米節點多階AG－AND型快閃記憶體”的文章(作者：Y.Sasago等人，發表於2003 IEDM Technical Digest，第34.2.1－34.2.4頁以及第823－26頁)中，作者描述一種浮動閘極非揮發性記憶體胞元之AG(輔助閘極，assist gate)AND型陣列。也請參考，標題為“關於可以16 MB/s程式化之90奈米節點4－Gb多階AG－AND快閃記憶體的自昇壓型電荷注入”(作者：H.Kurata等人，發表於Technical Papers －Symposium on VLSI Circuits的2004年文摘，第72－73頁)的文章。
第1A圖及第1B圖分別圖示上述文獻所述之浮動閘極非揮發性記憶體胞元的AND陣列與陣列之橫截面圖。該陣列係由多個排列成多行多列的記憶體胞元組成。示意圖與橫截面圖係圖示交替的浮動閘極/控制閘極結構與操作所要求之相關電壓的不同條件(亦即，第1A圖為Sasago等人圖解說明用於程式及讀取操作的結構與電壓條件，而第1B圖為Kurata等人圖解說明用於程式操作的結構與電壓條件)。不過，該等陣列均受限於與共享浮動閘極關連之選定控制閘極的操作，而且需要獨立維持繁多的工作電壓於特定的數值。
先前技術有許多此類AND陣列是做成在橫列或直行方向有一位元線與一連接至各自控制閘極的線路。該等結構的問題之一是，對於每個胞元，彼等必須製作成允許獨立地設定該位元線與該控制閘極線路的電壓。在每個胞元有這兩條線路下以及用於非揮發性記憶體胞元時，該等線路必須承載高電壓，而需要安頓過多條電壓控制線於每個胞元。此外，此類AND型結構常常是單向操作。
已知記憶體陣列是在末端與相鄰的橫列/直行電氣連接。例如，請參考美國專利第6,825,084號的第2圖。另外，本技藝也習知呈實質T形、位在一對浮動閘極之間以及有一部份在通道區上、而且與該對浮動閘極電容耦合的控制閘極。例如，請參考美國專利第6,151,248號。最後，無擴散 式接合/通道區之記憶體胞元與陣列的製造也已知，因為這可實現合意的製程簡化。不過，該等結構及陣列的缺點包含額外或複雜的製程以及不想要的操作機能，例如除其他的缺點以外，較高的工作電壓、有限的讀取操作、等等。
因此，需要降低製造的複雜度、增加胞元密度、增加資料儲存密度、以及改善非揮發性記憶體裝置的操作。
 發明概要
本發明的非揮發性快閃記憶體結構有一第一傳導型半導體基板，其係包含一非擴散型通道區，藉由施加電壓至設在通道區上方的數個閘極元件可感應電子流通過該通道區。多個浮動閘極相互隔開而且各自與該通道區絕緣。多個控制閘極相互隔開而且各自與該通道區絕緣。各個控制閘極都位在一第一浮動閘極與一第二浮動閘極之間，而且與該第一浮動閘極及該第二浮動閘極電容耦合，其中各個控制閘極與與該控制閘極電容耦合的一對浮動閘極係形成一子胞元(subcell)。多個輔助閘極相互隔開而且各自與該通道區絕緣。各個輔助閘極是位在相鄰子胞元的浮動閘極之間而且與它們絕緣。該通道區包含在該第一子胞元下面的一第一通道區、在該第二子胞元下面的一第二通道區、以及在該輔助閘極下面的一第三通道區，以及其中各個子胞元及輔助閘極係控制位在其下之通道區的傳導性。
本發明也有關於前述非揮發性記憶體胞元的陣列，以及製作及操作該記憶體胞元及該陣列的方法。
圖式簡單說明
第1A圖至第1B圖為先前技術之輔助閘極(“AG＂)AND快閃記憶體結構的示意橫截面圖。
第2圖為符合與本發明有關之方面的快閃記憶體胞元之一部份的橫截面圖。
第3圖為使用符合與本發明有關之第2圖及/或其他方面的多個快閃記憶體胞元的AND陣列之示意電路圖。
第4A圖至第4G圖製作符合與本發明有關之第2圖及/或其他方面的快閃記憶體胞元之一部份的步驟。
第5A圖為使用符合與本發明有關之第2圖及/或其他方面的多個快閃記憶體胞元的AND陣列之示意電路圖，其係圖示通過字組線的抹除操作。
第5B圖為符合與本發明有關之第2圖及/或其他方面的快閃記憶體胞元之一部份的橫截面圖，其係圖示通過字組線的抹除操作。
第6A圖為使用符合與本發明有關之第2圖及/或其他方面的多個快閃記憶體胞元的AND陣列之示意電路圖，其係圖示通過通道的抹除操作。
第6B圖為符合與本發明有關之第2圖及/或其他方面的快閃記憶體胞元之一部份的橫截面圖，其係圖示通過通道的抹除操作。
第7A圖為使用符合與本發明有關之第2圖及/或其他方面的多個快閃記憶體胞元的AND陣列之示意電路圖，其係圖示通過控制閘極的抹除操作。
第7B圖為符合與本發明有關之第2圖及/或其他方面的快閃記憶體胞元之一部份的橫截面圖，其係圖示通過控制閘極的抹除操作。
第8A圖為使用符合與本發明有關之第2圖及/或其他方面的多個快閃記憶體胞元的AND陣列之示意電路圖，其係圖示程式操作。
第8B圖為符合與本發明有關之第2圖及/或其他方面的快閃記憶體胞元之一部份的橫截面圖，其係圖示程式操作。
第9A圖為使用符合與本發明有關之第2圖及/或其他方面的多個快閃記憶體胞元的AND陣列之示意電路圖，其係圖示讀取操作。
第9B圖至第9C圖為符合與本發明有關之第2圖及/或其他方面的快閃記憶體胞元之一部份的橫截面圖，其係圖示讀取操作。
第10圖的示意橫截面圖係圖示符合與本發明有關之方面的快閃記憶體胞元之附加特徵。
 較佳實施例之詳細說明
第2圖為本發明快閃記憶體結構30之一部份的橫截面圖。結構30包含一通常為P型的矽基板12。不過，如熟諳此藝者所習知的，該基板也可為N型。此外，眾所周知，基板12可為一阱(well)。該部份結構30在基板12上也包含一浮動閘極氧化物層60。記憶體胞元在氧化物層60上各包含一對浮動閘極18。輔助閘極40是位在各來自相鄰胞元的兩個浮 動閘極18之間。控制閘極34呈實質T形，其係由兩個上半部38與一下半部36構成。各個上半部38在一浮動閘極18上延伸而且與其電容耦合。控制閘極34的下半部36是位在該對浮動閘極18之間。該等閘極元件與在彼等底下的基板區係形成金屬氧化物半導體(MOS)電晶體元件。在該基板之中的非擴散型通道區(下文會詳述)可用作按傳統概念是用於電晶體元件的源極與汲極。此外，本發明快閃記憶體結構30的操作可用非擴散式“源極”及“汲極”區互換地操作，亦即，結構30可雙向操作。因此，如本文所使用的，術語“源極”與“汲極”可互換。
在本發明中，擴散區都不是以植入或其他明確方式形成於在記憶體胞元元件下的基板內。反之，是使用非擴散型通道區，用相關的閘極元件可感應通過該通道區的電子流。一在控制閘極之間的通道區係由在一與該第一控制閘極耦合之浮動閘極下面的第一通道區、在一與該第二控制閘極耦合之浮動閘極下面的第二通道區、以及在位於兩個控制閘極之間之輔助閘極下面的第三通道區構成。操作時，基板上的閘極元件都供給足以感應接合與流入想要通道區之電子流的電壓。此外，該等虛擬接合可統合該等控制閘極以及相關的虛擬節點而其間無須獨立的操作電壓。儘管該控制閘極與擴散區可以合一的節點操作，然而用位於位元線末端的實際接合及接觸可設定直線/擴散節點的電壓。換言之，該控制閘極是感應陣列中的接合，而在陣列邊緣的接觸是設定用於該接合的電壓。
本發明之一快閃記憶體結構30包含多個各界定一個子胞元的控制閘極34。各個控制閘極34與一對浮動閘極18關連而且是在彼等之間。如以上所解釋的，各個控制閘極34有上半部與下半部。控制閘極34可為如第2圖所示的單一結構，或者可做成為兩個或更多個分開而在異位電連接(亦即，在快閃記憶體結構30的電路外)的部份。在第2圖所示的實施例中，快閃記憶體結構30也包含安置在部份基板12上而且與其絕緣的第一輔助閘極40。各個輔助閘極40也安置在一對浮動閘極18之間。因此，各個浮動閘極18在一側有一相關控制閘極34，而在另一側有一相關輔助閘極40。該等輔助閘極40有習知MOS電晶體之閘極的作用，而且可呈實質直線狀。
AND快閃記憶體結構的陣列
第3圖為AND快閃記憶體結構30之一陣列50的示意圖。陣列50包含多個排列成多行多列的AND快閃記憶體結構30。如本技藝所知的，術語橫列與直行可互換，且對本發明沒有限制性。在圖示於第3圖的實施例中，每個雙向AND快閃記憶體結構30是沿著直行方向排列，而有第一源極/汲極區14一端、以及第二源極/汲極區16在另一端。該等區域均對應至舖設在每一直行之控制閘極下的非擴散式接合區所界定的位元線。此外，直行中每個AND快閃記憶體結構30都與直行中相鄰的AND快閃記憶體結構共享一公共源極/汲極區14、16。最後，由第3圖可見，在橫列方向彼此相鄰的AND快閃記憶體結構也共享一公共源極/汲極 區。因此，例如，第一非擴散區可用作第一AND結構的源極區以及用作在同一橫列中與該第一AND結構相鄰之第二AND結構的源極區。請參考第3圖，第一示範AND結構30有一源極區14與一汲極區16。緊鄰於該第一結構30的第二AND結構31共享公共汲極區16，同時有個別源極區15。同樣，第二AND結構的源極區15也可與在同一橫列中相鄰的第三AND結構共享。最後，該等輔助閘極22是在橫列方向沿著公共字組線(例如字組線WL254)(可垂直於控制閘極34的直行)布置。
與一字組線關連的每個輔助閘極都用作MOS電晶體的習知閘極，因為施加至該閘極的電壓可打開該通道區在閘極下面的部份。每個控制閘極34都用作堆疊浮動閘極電晶體的控制閘極，並且控制兩個浮動閘極。施加至該控制閘極的電壓，如果足以克服儲存於相關浮動閘極上的電荷，則可打開該通道區在浮動閘極下面的部份。
可用以下的製程步驟來製作圖示於第2圖的部份快閃記憶體胞元30。第4A圖圖示上面成長一層二氧化矽70的單晶矽基板12。該二氧化矽層可厚約90埃。熟諳此藝者明白，描述於本文的尺寸是與結構30一致的幾何大小。在本例中，裝置是描述成有大約110奈米或以下的特徵尺寸。二氧化矽層70可用熱氧化矽來成長或可為沉積的電介質(例如，用化學氣相沉積法或CVD)。然後沉積一層厚約300埃的多晶矽72於二氧化矽層70上。在沉積後，可摻雜該多晶矽層(poly layer)，或原位摻雜。可用低壓化學氣相沉積 (LPCVD)來沉積多晶矽層72。然後，多晶矽72經受高溫氧化(HTO)製程而形成一層二氧化矽74。這形成厚約130埃的二氧化矽74。最後，接著在二氧化矽層74上沉積一層厚約1400埃的氮化矽76。氮化矽層76可用LPCVD來沉積。所得結構圖示於第4A圖。當然，所有上述參數以及在下文提及的參數都取決於設計規則與製程技術的世代。描述於本文的是用於0.11微米的製程。不過，熟諳此藝者應瞭解，本發明不受限於任一特定的製程技術世代，描述於本文的任一製程參數也不受限於任何特定數值。
一旦形成氧化物層70、多晶矽層72、高溫氧化物74及氮化物層76後，塗侑適當的光阻(遮罩)材料於氮化物層76上，以及進行遮罩步驟以選擇性地去除某些區域的光阻材料。在光阻材料去除後，露出底下的氮化物層76、多晶矽層72及氧化物層70、74，彼等的形式為形成於Y或直行方向的條帶。相鄰條帶的距離可跟所用製程的最小微影特徵(lithographic feature)一樣小。然後，標準的氮化物、多晶矽及氧化物蝕刻技術(亦即，異向性蝕刻製程)用來去除氮化物76，多晶矽72及氧化物70、74在條帶區中的暴露部份以形成結構中的隔離槽，露出在各隔離槽之底部的基板12。然後，可去除光阻劑。
接下來，進行微影蝕刻製程，在此係塗佈適當的光阻材料於氮化物層76上，以及進行遮罩步驟以選擇性地去除該光阻材料以及選擇性地暴露某些部份的氮化物層76。然後，進行異向性氮化物蝕刻以去除氮化物層76及高溫氧化 物層74的暴露部份，從而在X方向產生向下延伸至多晶矽層72而選擇性地暴露該多晶矽層72的溝槽。
下一個製造順序的目標是在X方向形成與殘留在高溫氧化物層74上之氮化物區毗鄰的間隔元件或“間隔體”78。間隔體的形成在本技藝是眾所周知的，而且涉及沉積材料於結構的曲面上。這種沉積通常是在異向性蝕刻製程之後，藉此去除結構水平面的材料，同時使結構垂直表面上的材料大體保持原封不動。此一下個製造順序包含用於製造間隔體的兩個替代製程中之一個，一個為形成氧化物間隔體(例如，TEOS)的製程，另一個為形成多晶矽間隔體的製程。由這兩個替代製程所得到的結構係圖示於第4B圖與第4C圖。這兩個間隔體形成製程都是由習知的遮罩步驟開始，接著進行不同的沉積及蝕刻製程。
以形成氧化物間隔體為目標的第一製程包含TEOS沉積步驟與TEOS蝕刻步驟。在此，形成一層二氧化矽78(TEOS)於結構上。該TEOS層78厚約1100埃。然後，該結構經受在在多晶矽層72停止的TEOS蝕刻(例如，反應性離子蝕刻)。此操作導致形成由TEOS構成的間隔體78，其係挨著氮化矽76的未暴露條帶以及界定在間隔體78之間的凹槽77。由第一製程產生的結構圖示於第4B圖。以形成多晶矽間隔體為目標的替代製程包含多晶矽(“poly”)沉積步驟、多晶矽蝕刻步驟、以及氧化物蝕刻步驟。該替代製程是以沉積多晶矽層於基板上開始。接下來，進行多晶矽蝕刻步驟以蝕刻這個新的多晶矽層，留下間隔體78，以及在凹槽77內的多晶 矽下層72。最後，進行氧化物蝕刻步驟以蝕刻去掉留在間隔體78之間之凹槽77底部的氧化物下層70。由此一替代製程產生的結構圖示於第4C圖。
然後，由上述兩個製程形成的結構(圖示於第4B圖與第4C圖)經受RIE多晶矽蝕刻製程。在TEOS間隔體製程中，此一多晶矽蝕刻製程係去除留在間隔體之間之凹槽內的多晶矽層72。在多晶矽間隔體製程中，此一多晶矽蝕刻製程是用來去除多晶矽間隔體以及暴露底下的二氧化矽層70。然後，該結構浸入氟氫酸(HF acid)。在TEOS間隔體製程中，此一步驟係去除TEOS間隔體78以及底下的二氧化矽層74。在此時已蝕刻掉多晶矽間隔體的製程中，此一步驟係去除在間隔體下面的氧化物層74以及在凹槽77底部的氧化物層70。此時，這兩個替代製程的剩餘結構再度實質相同。然後，沉積高溫氧化物層80於整個基板上。所得到的結構圖示於第4D圖。
然後，沉積遍及第4D圖結構的多晶矽82。特別是，沉積多晶矽82於位在氮化矽76條帶(其係覆蓋著HTO氧化物80)之間的區域中。多晶矽82係越過隔離槽連接一橫列之胞元與另一橫列之胞元。然後，使用CMP來平坦化及研磨該結構，去除在氮化矽76上的HTO氧化物80，直到氮化矽76露出以及與沉積多晶矽82的暴露表面齊平。然後，氧化該結構。由於多晶矽82的暴露區只有露出的多晶矽，因此會在多晶矽82上形成氧化物84。然後，該結構浸入氟氫酸。所得到的結構圖示於第4E圖。
圖示於第4E圖的結構浸入會去除露出氮化矽76的熱磷酸。然後，該結構經受去除二氧化矽層74之暴露部份的RIE氧化物蝕刻。然後，該結構經受去除多晶矽72之暴露部份的RIE多晶矽，留下兩個分開的多晶矽72部份，這兩個部份會成為毗鄰第一輔助閘極的一對浮動閘極。然後，該結構經受去除二氧化矽層70之暴露部份到達基板12的RIE氧化物。例如經由HTO製程，在暴露矽基板12上成長或沉積氧化物層86，此係形成字組線(輔助閘極)的絕緣體。二氧化矽層86形成第一輔助閘極的閘極氧化物層。因此，用於第一輔助閘極40之閘極氧化物86的厚度可不同於用於浮動閘極72之閘極氧化物70的厚度。最後，如第4F圖所示，沉積形成該第一輔助閘極40的多晶矽88。然後，該結構經受Y方向的遮罩以及多晶矽回蝕操作以完成字組線結構。所得到的結構圖示於第4G圖。
記憶體胞元操作
以下用第5A圖至第9B圖來描述記憶體胞元的操作。在美國專利第5,572,054號、第6,906,379號及第7,015,537號中也有描述操作此類記憶體胞元的機制與理論，在此將彼等與操作非揮發性記憶體胞元之機制與理論有關的揭示內容併入本文作為參考資料，該非揮發性記憶體胞元係具有浮動閘極、控制閘極、源於浮動閘極之電子穿隧、以及記憶體胞元藉此形成的雙用儲存式電晶體陣列。
可經由通過輔助閘極(下文以“字組線”稱之)、通過通道、以及通過控制閘極的3種模式來抹除選定的記憶體胞 元。抹除操作的方面可能涉及有“尖端”在靠近電子行進區域之轉角邊緣的浮動閘極64、68。如美國專利第5,029,130號所揭示的“尖端”可促進源於浮動閘極之電子的福勒－諾德漢電子穿隧(Fowler－Nordheim tunnel)。
請參考圖示於第5A圖至第5B圖的第一模式，為了通過字組線來抹除一胞元，施加接地或負電位至控制閘極76與80。施加約＋12伏特的高正電壓至字組線84。如本文所使用的，高正電壓為正電壓，在周遭結構及電壓的背景下，其數量足以感應被排斥電子福勒－諾德漢電子穿遂通過毗鄰起源(浮動閘極)的絕緣層至目的閘極或節點。在此，通過福勒－諾德漢電子穿隧機構來感應浮動閘極64、68上的電子穿隧通過氧化物層80至字組線88，而使浮動閘極64、68帶正電。穿隧出現在形成於浮動閘極64、68的轉角邊緣或尖端92。應注意，由於輔助閘極88是沿著活性區的長度延伸，因此選定活性區中整個橫列的記憶體胞元(亦即，第5A圖中的字組線WL254)會“被抹除”。
請參考圖示於第6A圖至第6B圖的第二模式，為了通過通道來抹除一胞元，施加約－12伏特的高負電壓至控制閘極76。如本文所使用的，高負電壓為負電壓，在周遭結構及電壓的背景下，其數量足以感應被吸引電子福勒－諾德漢電子穿隧通過毗鄰起源(浮動閘極)的絕緣層至吸引電子的目的閘極或節點。施加接地或0伏特至字組線88。通過福勒－諾德漢電子穿隧機構來感應浮動閘極64、68上的電子穿隧通過氧化物層70至基板12的通道區，而使浮動閘極64、68 帶正電。同樣，選定活性區中整個橫列的記憶體胞元會“被抹除”。
請參考圖示於第7A圖至第7B圖的第三模式，為了通過控制閘極來抹除一胞元，施加約＋12伏特的高正電壓至控制閘極76。施加接地或負電壓至字組線88。通過福勒－諾德漢電子穿隧機構來感應浮動閘極64、68上的電子穿隧通過氧化物層80至控制閘極76，而使浮動閘極64、68帶正電。穿隧出現在形成於浮動閘極64、68的轉角邊緣108。此方法較差，因為在控制閘極與浮動閘極之間有高耦合電容。同樣，選定活性區中整個直行會“被抹除”。
第8A圖至第8B圖圖示選定記憶體胞元的程式操作。為了解說，吾等假設要用第一胞元元件116(在此稱作“傳遞胞元”)來程式化記憶體胞元的第二胞元元件120(在此稱作“被編程胞元”)。為了程式化選定的記憶體胞元，供給小正電壓(例如，＋1伏特)至選定字組線88同時未被選定的字組線可保持接地。供給6伏特至被編程胞元120中之電晶體的控制閘極132。為了操作被編程胞元120，傳遞胞元116的控制閘極128電晶體必須保持有夠高的電壓(約4伏特)以耦合足夠的電壓至浮動閘極136。然後，浮動閘極136感應通道與基板的電子流，其係注入電子(例如，經由熱電子注入)以程式化或打開在被編程胞元120內的浮動閘極140。
操作時，供給至選定字組線88的電壓(例如，＋1伏特)係足以打開所有在同一橫列之記憶體胞元(被選定字組線88存取)的儲存電晶體之通道區。由於供給足夠的電壓(約4 伏特)至傳遞胞元控制電晶體的閘極128而可打開它以及可控制穿經該電晶體的電流。在控制閘極128正下方之基板12平坦上表面附近之被感應通道區的電子流會往浮動閘極136行進。由於浮動閘極136高度電容耦合至控制閘極128，因此也把浮動閘極136設定在高或｀打開'電壓。此一高電壓足以導致在控制閘極128下面的被感應通道區中之電子繼續在浮動閘極136下行進以及通過基板12至被編程胞元120。第8B圖圖示此一在基板12內的電流，圖中電子在兩個胞元之間行進越過基板12的第一172、第二176及第三180通道區。因此，選定電晶體是以此方式來‘打開’各自的儲存元件或閘極(亦即，浮動閘極140)。不過，由於任何未被選定電晶體都保持在零伏特，因此它們的各自記憶體胞元不會被程式化。
第9A圖至第9C圖圖示選定記憶體胞元72的示範讀取操作。為了讀取該記憶體胞元，施加電壓至第一控制閘極156、第二控制閘極160及字組線88。可用以下兩種機構之一來讀取胞元：讀取第一浮動閘極144的狀態或者是讀取第二浮動閘極148的狀態。首先說明讀取第一浮動閘極144之狀態(亦即，是否有電子儲存於第一浮動閘極144)的動作。第一控制閘極156保持在1伏特的正電壓。字組線保持在2伏特的正電壓。第二控制閘極160保持在4伏特的正電壓。如果感應橫越基板12在兩個胞元之間的第一區172、第二區176及第三區180的通道，則會出現正讀取(positive read)(胞元被程式化)。第二控制閘極160有4伏特正電壓足以打開被 感應通道區的第三部份180，而不管第二浮動閘極148是否被程式化。字組線88的2伏特正電壓足以‘打開’非擴散型通道區的第二部份176。只有在第一浮動閘極144被程式化時，第一控制閘極156的1伏特正電壓才足以打開被感應通道區的第一部份。在此事件中，電子會橫貫整個寬度的被感應通道區而產生正讀取。不過，如果第一浮動閘極144未被程式化，則1伏特正電壓不足以打開該通道區的第一部份172。在此事件中，在位元線之間的整個基板寬度不會被感應而且通道對於電子流是保持不導電。因此，在位元線之間被檢測到的電流量或有無電流是表示第一浮動閘極144的程式化狀態。
為了讀取第二浮動閘極148，顛倒前述施加至第一控制閘極156及第二控制閘極160的電壓。同樣，在位元線之間被檢測到的電流量或有無電流是表示第二浮動閘極148的程式化狀態。
其他方面
第10圖圖示本發明快閃記憶體結構130之其他方面的橫截面圖。結構130與圖示於第2圖的結構30類似。結構130與結構30的唯一差別是浮動閘極18與相關的控制閘極34都在溝槽中。相較之下，結構30的所有控制閘極、選擇閘極及浮動閘極都在矽基板的平坦表面上。美國專利申請案公開號：US2004/0196694A1有完整揭示形成溝槽以及溝槽內之控制閘極34及浮動閘極18的特定細節，其揭示內容全部併入本文作為參考資料。特別是，請參考第1A圖至第2P圖 的描述，其係詳述類似的結構。儘管電子在第10圖快閃記憶體結構130中的有些特定行進線路會因節點的形狀及位置而不同，然而整體的理論與操作與上述一樣。
以上所揭示的是雙向高密度AND快閃記憶體結構以及由分離閘極記憶體胞元構成的陣列。
應瞭解，上述描述係旨在圖解說明而不是限制隨附申請專利範圍所界定的本發明範疇。其他的具體實施例都落在下列申請專利範圍的範疇內。
12‧‧‧矽基板
14‧‧‧第一源極/汲極區
15‧‧‧源極區
16‧‧‧第二源極/汲極區
18‧‧‧浮動閘極
22‧‧‧輔助閘極
30‧‧‧快閃記憶體結構
34‧‧‧控制閘極
36‧‧‧下半部
38‧‧‧上半部
40‧‧‧第一輔助閘極
50‧‧‧陣列
60‧‧‧浮動閘極
64,68‧‧‧浮動閘極
70‧‧‧二氧化矽層
72‧‧‧多晶矽層
74‧‧‧二氧化矽層
76‧‧‧氮化矽層
77‧‧‧凹槽
78‧‧‧二氧化矽層
80‧‧‧高溫氧化物層
82‧‧‧多晶矽
84‧‧‧字組線
86‧‧‧氧化物層
88‧‧‧字組線
92‧‧‧轉角邊緣或尖端
108‧‧‧轉角邊緣
116‧‧‧第一胞元元件/傳遞胞元
120‧‧‧第二胞元元件/被編程胞元
128‧‧‧控制閘極
130‧‧‧快閃記憶體結構
132‧‧‧控制閘極
136‧‧‧浮動閘極
140‧‧‧浮動閘極
144‧‧‧第一浮動閘極
148‧‧‧第二浮動閘極
156‧‧‧第一控制閘極
160‧‧‧第二控制閘極
172‧‧‧第一通道區
176‧‧‧第二通道區
180‧‧‧第三通道區
第1A圖至第1B圖為先前技術之輔助閘極(“AG＂)AND快閃記憶體結構的示意橫截面圖。
第2圖為符合與本發明有關之方面的快閃記憶體胞元之一部份的橫截面圖。
第3圖為使用符合與本發明有關之第2圖及/或其他方面的多個快閃記憶體胞元的AND陣列之示意電路圖。
第4A圖至第4G圖製作符合與本發明有關之第2圖及/或其他方面的快閃記憶體胞元之一部份的步驟。
第5A圖為使用符合與本發明有關之第2圖及/或其他方面的多個快閃記憶體胞元的AND陣列之示意電路圖，其係圖示通過字組線的抹除操作。
第5B圖為符合與本發明有關之第2圖及/或其他方面的快閃記憶體胞元之一部份的橫截面圖，其係圖示通過字組線的抹除操作。
第6A圖為使用符合與本發明有關之第2圖及/或其他方 面的多個快閃記憶體胞元的AND陣列之示意電路圖，其係圖示通過通道的抹除操作。
第6B圖為符合與本發明有關之第2圖及/或其他方面的快閃記憶體胞元之一部份的橫截面圖，其係圖示通過通道的抹除操作。
第7A圖為使用符合與本發明有關之第2圖及/或其他方面的多個快閃記憶體胞元的AND陣列之示意電路圖，其係圖示通過控制閘極的抹除操作。
第7B圖為符合與本發明有關之第2圖及/或其他方面的快閃記憶體胞元之一部份的橫截面圖，其係圖示通過控制閘極的抹除操作。
第8A圖為使用符合與本發明有關之第2圖及/或其他方面的多個快閃記憶體胞元的AND陣列之示意電路圖，其係圖示程式操作。
第8B圖為符合與本發明有關之第2圖及/或其他方面的快閃記憶體胞元之一部份的橫截面圖，其係圖示程式操作。
第9A圖為使用符合與本發明有關之第2圖及/或其他方面的多個快閃記憶體胞元的AND陣列之示意電路圖，其係圖示讀取操作。
第9B圖至第9C圖為符合與本發明有關之第2圖及/或其他方面的快閃記憶體胞元之一部份的橫截面圖，其係圖示讀取操作。
第10圖的示意橫截面圖係圖示符合與本發明有關之方面的快閃記憶體胞元之附加特徵。
12‧‧‧矽基板
18‧‧‧浮動閘極
30‧‧‧快閃記憶體結構
34‧‧‧控制閘極
36‧‧‧下半部
38‧‧‧上半部

Claims (75)

  1. 一種形成於第一傳導型半導體基板上的快閃記憶體結構，該結構包含：在該半導體基板內的一非擴散型通道區，藉由施加電壓至設在該通道區上方的數個閘極元件，可感應電子流通過該通道區；彼此隔開且各自與該通道區絕緣的多個浮動閘極；彼此隔開且各自與該通道區絕緣的多個呈T形之控制閘極，該等控制閘極係各自與一定位在該通道區對面的第一浮動閘極旁側地毗鄰，以及與該第一浮動閘極電容耦合，其中各個控制閘極與電容耦合於該控制閘極的該第一浮動閘極係形成一個子胞元；以及彼此隔開且各自與該通道區絕緣的多個輔助閘極，該等輔助閘極係各自在一第一子胞元與一第二子胞元之間而且與它們絕緣，其中各個輔助閘極是在該第一子胞元中的一浮動閘極與該第二子胞元中的一浮動閘極之間；其中該通道區包含在該第一子胞元下面的一第一通道區、在該第二子胞元下面的一第二通道區、以及在該輔助閘極下面的一第三通道區，以及其中各個子胞元與各個輔助閘極係控制位在其下之一通道區的傳導性；以及其中藉由分別與第一控制閘極、該輔助閘極、以及第二控制閘極相關聯之該第一浮動閘極上的電壓來感 應在該第一通道區、該第二通道區、以及該第三通道區中的電子流，而透過該電子流能使該第二子胞元操作成一經編程胞元。
  2. 如申請專利範圍第1項的結構，其中各個浮動閘極是在一控制閘極與一輔助閘極之間。
  3. 如申請專利範圍第2項的結構，其中該第一子胞元內的每個浮動閘極均緊鄰於該第一通道區，以及該第二子胞元內的每個浮動閘極均緊鄰於該第二通道區。
  4. 如申請專利範圍第3項的結構，其中該浮動閘極係經配置成與該基板、一控制閘極及一輔助閘極毗鄰，以及用具有一厚度而允許福勒-諾德漢電子穿隧作用的絕緣材料來與彼等絕緣。
  5. 如申請專利範圍第2項的結構，其中各個浮動閘極係緊鄰於與該浮動閘極所在之子胞元相關聯的一通道區。
  6. 如申請專利範圍第2項的結構，其中呈T形之該第一控制閘極係一傳遞胞元的一部分，且呈T形之該第二控制閘極係一經編程胞元的一部分。
  7. 如申請專利範圍第6項的結構，其中各個控制閘極包含與該通道區緊鄰的一下半部，以及兩個上半部。
  8. 如申請專利範圍第7項的結構，其中各個浮動閘極的位置是在一控制閘極的一上半部與該通道區之間。
  9. 如申請專利範圍第7項的結構，其中各個上半部緊鄰於該等浮動閘極中與該控制閘極電容耦合的一浮動閘極。
  10. 如申請專利範圍第2項的結構，其中該通道區界定一條用 於一浮動閘極之讀取或程式化中之一項或兩者的路徑。
  11. 如申請專利範圍第2項的結構，其中各個控制閘極是在一溝槽中，而該溝槽係與在其中的第一及第二浮動閘極電容耦合。
  12. 如申請專利範圍第11項的結構，其中呈T形之該第一控制閘極係一傳遞胞元的一部分，且呈T形之該第二控制閘極係一經編程胞元的一部分。
  13. 如申請專利範圍第11項的結構，其中該等浮動閘極係沿著該等溝槽的側壁定位。
  14. 如申請專利範圍第2項的結構，各個控制閘極是在該第一浮動閘極與一第二浮動閘極之間，以及與該第二浮動閘極電容耦合，其中各個子胞元更包含該第二浮動閘極。
  15. 如申請專利範圍第1項的結構，其中該第一子胞元內的每個浮動閘極均緊鄰於該第一通道區，以及該第二子胞元內的每個浮動閘極均緊鄰於該第二通道區。
  16. 如申請專利範圍第15項的結構，其中該浮動閘極係經配置成與該基板、一控制閘極及一輔助閘極毗鄰，以及用具有一厚度而允許福勒-諾德漢電子穿隧作用的絕緣材料來與彼等絕緣。
  17. 如申請專利範圍第16項的結構，其中各個浮動閘極是在一控制閘極與一輔助閘極之間。
  18. 如申請專利範圍第15項的結構，其中各個浮動閘極係緊鄰於與該浮動閘極所在之子胞元相關聯的一通道區。
  19. 如申請專利範圍第15項的結構，其中呈T形之該第一控 制閘極係一傳遞胞元的一部分，且呈T形之該第二控制閘極係一經編程胞元的一部分。
  20. 如申請專利範圍第19項的結構，其中各個控制閘極包含與該通道區緊鄰的一下半部，以及兩個上半部。
  21. 如申請專利範圍第20項的結構，其中各個浮動閘極的位置是在一控制閘極的一上半部與該通道區之間。
  22. 如申請專利範圍第20項的結構，其中各個上半部緊鄰於該等浮動閘極中與該控制閘極電容耦合的一浮動閘極。
  23. 如申請專利範圍第15項的結構，其中該通道區界定一條用於一浮動閘極之讀取或程式化中之一項或兩者的路徑。
  24. 如申請專利範圍第15項的結構，其中各個控制閘極是在一溝槽中，而該溝槽係與在其中的第一及第二浮動閘極電容耦合。
  25. 如申請專利範圍第24項的結構，其中呈T形之該第一控制閘極係一傳遞胞元的一部分，且呈T形之該第二控制閘極係一經編程胞元的一部分。
  26. 如申請專利範圍第24項的結構，其中該等浮動閘極係沿著該等溝槽的側壁定位。
  27. 如申請專利範圍第15項的結構，各個控制閘極是在該第一浮動閘極與一第二浮動閘極之間，以及與該第二浮動閘極電容耦合，其中各個子胞元更包含該第二浮動閘極。
  28. 如申請專利範圍第1項的結構，其中各個浮動閘極係緊鄰於與該浮動閘極所在之子胞元相關聯的一通道區。
  29. 如申請專利範圍第28項的結構，呈T形之該第一控制閘極係一傳遞胞元的一部分，且呈T形之該第二控制閘極係一經編程胞元的一部分。
  30. 如申請專利範圍第29項的結構，其中各個控制閘極包含與該通道區緊鄰的一下半部，以及兩個上半部。
  31. 如申請專利範圍第30項的結構，其中各個浮動閘極的位置是在一控制閘極的一上半部與該通道區之間。
  32. 如申請專利範圍第28項的結構，其中該通道區界定一條用於一浮動閘極之讀取或程式化中之一項或兩者的路徑。
  33. 如申請專利範圍第28項的結構，其中各個控制閘極是在一溝槽中，而該溝槽係與在其中的第一及第二浮動閘極電容耦合。
  34. 如申請專利範圍第28項的結構，各個控制閘極是在該第一浮動閘極與一第二浮動閘極之間，以及與該第二浮動閘極電容耦合，其中各個子胞元更包含該第二浮動閘極。
  35. 如申請專利範圍第1項的結構，其中呈T形之該第一控制閘極係一傳遞胞元的一部分，且呈T形之該第二控制閘極係一經編程胞元的一部分。
  36. 如申請專利範圍第35項的結構，其中各個控制閘極包含與該通道區緊鄰的一下半部，以及兩個上半部。
  37. 如申請專利範圍第36項的結構，其中各個浮動閘極的位置是在一控制閘極的一上半部與該通道區之間。
  38. 如申請專利範圍第36項的結構，其中各個上半部緊鄰於 該等浮動閘極中與該控制閘極電容耦合的一浮動閘極。
  39. 如申請專利範圍第1項的結構，其中該通道區界定一條用於一浮動閘極之讀取或程式化中之一項或兩者的路徑。
  40. 如申請專利範圍第1項的結構，其中各個控制閘極是在一溝槽中，而該溝槽係與在其中的第一及第二浮動閘極電容耦合。
  41. 如申請專利範圍第40項的結構，其中呈T形之該第一浮動閘極係一傳遞胞元的一部分，且呈T形之該第二控制閘極係一經編程胞元的一部分。
  42. 如申請專利範圍第40項的結構，其中該等浮動閘極係沿著該等溝槽的側壁定位。
  43. 如申請專利範圍第1項的結構，各個控制閘極是在該第一浮動閘極與一第二浮動閘極之間，以及與該第二浮動閘極電容耦合，其中各個子胞元更包含該第二浮動閘極。
  44. 如申請專利範圍第43項的結構，其中該第一子胞元內的每個浮動閘極均緊鄰於該第一通道區，以及該第二子胞元內的每個浮動閘極均緊鄰於該第二通道區。
  45. 如申請專利範圍第43項的結構，其中各個浮動閘極係緊鄰於與該浮動閘極所在之子胞元相關聯的一通道區。
  46. 一種快閃記憶體結構之陣列，該陣列包含：一第一傳導型半導體基板；以及多個結構，各個結構包含：在該半導體基板內的一非擴散型通道區，藉由施加電壓至設在該通道區上方的數個閘極元件，可感應電 子流以第一方向通過該通道區；彼此隔開且各自與該通道區絕緣的多個浮動閘極；彼此隔開且各自與該通道區絕緣的多個呈T形之控制閘極，各個控制閘極係與一定位在該通道區對面的一第一浮動閘極旁側地毗鄰、介於該第一浮動閘極與一第二浮動閘極之間、而且與該第一浮動閘極及該第二浮動閘極電容耦合，其中各個控制閘極與電容耦合至該控制閘極的一對浮動閘極係形成一子胞元；以及彼此隔開且各自與該通道區絕緣的多個輔助閘極，該等輔助閘極係各自在一第一子胞元與一第二子胞元之間而且與它們絕緣；其中該通道區包含在該第一子胞元下面的一第一通道區、在該第二子胞元下面的一第二通道區、以及在該輔助閘極下面的一第三通道區，以及其中各個子胞元與各個輔助閘極係控制位在其下之一通道區的傳導性；其中在與該第一方向呈實質垂直之第二方向中彼此相鄰的結構都有在該第一方向中相互連接的輔助閘極、以及在該第二方向中相互連接的控制閘極；其中藉由分別與第一控制閘極、該輔助閘極、以及第二控制閘極相關聯之該第一浮動閘極上的電壓來感應在該第一通道區、該第二通道區、以及該第三通道區中的電子流，而透過該電子流能使該第二子胞元操作成 一經編程胞元。
  47. 如申請專利範圍第46項的陣列，其中在第二方向中舖設於一列控制閘極下面的一排基板區(位元線)在其末端處包含一實際擴散式接合。
  48. 如申請專利範圍第46項的陣列，其中，相對於在該第一方向中彼此相鄰的控制閘極，該通道區位於在一第一控制閘極下的一第一基板區與在一第二控制閘極下的一第二基板區之間。
  49. 如申請專利範圍第46項的陣列，其中各個浮動閘極是在一控制閘極與一輔助閘極之間。
  50. 如申請專利範圍第46項的陣列，其中各個浮動閘極係緊鄰於與該浮動閘極所在之子胞元相關聯的一通道區。
  51. 如申請專利範圍第50項的陣列，其中該浮動閘極係經配置成與該基板、一控制閘極及一輔助閘極毗鄰，以及用具有一厚度而允許福勒-諾德漢電子穿隧作用的絕緣材料來與彼等絕緣。
  52. 如申請專利範圍第46項的陣列，其中呈T形之該第一控制閘極係一傳遞胞元的一部分，且呈T形之該第二控制閘極係一經編程胞元的一部分。
  53. 如申請專利範圍第52項的陣列，其中各個控制閘極包含與該通道區緊鄰的一下半部，以及兩個上半部。
  54. 如申請專利範圍第53項的陣列，其中各個浮動閘極的位置是在一控制閘極的一上半部與該通道區之間。
  55. 如申請專利範圍第53項的陣列，其中各個上半部緊鄰於 該等浮動閘極中與該控制閘極電容耦合的一浮動閘極。
  56. 如申請專利範圍第46項的陣列，其中該通道區界定一條用於一浮動閘極之讀取或程式化中之一項或兩者的路徑。
  57. 如申請專利範圍第46項的陣列，其中以串聯方式相互電氣連接以及彼此共線的結構都以第一末端及第二末端結尾，且該第一末端是用第一地址定址，而該第二末端是用與該第一地址不同的第二地址定址。
  58. 如申請專利範圍第46項的陣列，其更包含：多個活性區，彼等係在該第一方向中相互平行的數個連續條帶中，且一隔離區將各對相鄰之活性區分隔開；其中在該第二方向中連接一結構與一相鄰結構的每個輔助閘極都橫越一隔離區；以及其中在該第二方向中連接一結構與一相鄰結構的每個控制閘極都橫越一隔離區。
  59. 如申請專利範圍第46項的陣列，其中一第一結構中的一排基板區係電氣連接至一第二結構中的第一基板區，該第二結構是在該第二方向中與該第一結構的一側毗鄰；以及其中該第一結構中的第二基板區係電氣連接至一第三結構中的第二基板區，該第三結構是在該第二方向中與該第一結構的另一側毗鄰。
  60. 如申請專利範圍第59項的陣列，其中在第二方向中舖設於一列控制閘極下面的一排經電氣連接之基板區在其 末端處包含一實際擴散式接合。
  61. 一種快閃記憶體結構之陣列，該陣列包含：一第一傳導型半導體基板；以及多個結構，各個結構包含：在該半導體基板內的一非擴散型通道區，藉由施加電壓至設在該通道區上方的數個閘極元件，可感應電子流以第一方向通過該通道區；彼此隔開且各自與該通道區絕緣的多個浮動閘極；彼此隔開且各自與該通道區絕緣的多個呈T形之控制閘極，各個控制閘極係與一定位在該通道區對面的一第一浮動閘極旁側地毗鄰、介於該第一浮動閘極與一第二浮動閘極之間、而且與該第一浮動閘極及該第二浮動閘極電容耦合，其中各個控制閘極與電容耦合至該控制閘極的一對浮動閘極係形成一子胞元；以及彼此隔開且各自與該通道區絕緣的多個輔助閘極，各個輔助閘極係在一第一子胞元與一第二子胞元之間而且與它們絕緣；其中該通道區包含在該第一子胞元下面的一第一通道區、在該第二子胞元下面的一第二通道區、以及在該輔助閘極下面的一第三通道區，以及其中各個子胞元與各個輔助閘極係控制位在其下之一通道區的傳導性；其中在與該第一方向呈實質垂直之第二方向中 彼此相鄰的結構都有在該第一方向中相互連接的輔助閘極、以及在該第二方向中相互連接的控制閘極；其中藉由分別與第一控制閘極、該輔助閘極、以及第二控制閘極相關聯之該第一浮動閘極上的電壓來感應在該第一通道區、該第二通道區、以及該第三通道區中的電子流，而透過該電子流能達成該第二子胞元之讀取操作。
  62. 如申請專利範圍第61項的陣列，其中在第二方向中舖設於一列控制閘極下面的一排基板區(位元線)在其末端處包含一實際擴散式接合。
  63. 如申請專利範圍第61項的陣列，其中，相對於在該第一方向中彼此相鄰的控制閘極，該通道區位於在一第一控制閘極下的一第一基板區與在一第二控制閘極下的一第二基板區之間。
  64. 如申請專利範圍第61項的陣列，其中各個浮動閘極是在一控制閘極與一輔助閘極之間。
  65. 如申請專利範圍第61項的陣列，其中各個浮動閘極係緊鄰於與該浮動閘極所在之子胞元相關聯的一通道區。
  66. 如申請專利範圍第65項的陣列，其中該浮動閘極係經配置成與該基板、一控制閘極及一輔助閘極毗鄰，以及用具有一厚度而允許福勒-諾德漢電子穿隧作用的絕緣材料來與彼等絕緣。
  67. 如申請專利範圍第61項的陣列，其中呈T形之該第一控制閘極係一傳遞胞元的一部分，且呈T形之該第二控制 閘極係一經編程胞元的一部分。
  68. 如申請專利範圍第67項的陣列，其中各個控制閘極包含與該通道區緊鄰的一下半部，以及兩個上半部。
  69. 如申請專利範圍第68項的陣列，其中各個浮動閘極的位置是在一控制閘極的一上半部與該通道區之間。
  70. 如申請專利範圍第68項的陣列，其中各個上半部緊鄰於該等浮動閘極中與該控制閘極電容耦合的一浮動閘極。
  71. 如申請專利範圍第61項的陣列，其中該通道區界定一條用於一浮動閘極之讀取或程式化中之一項或兩者的路徑。
  72. 如申請專利範圍第61項的陣列，其中以串聯方式相互電氣連接以及彼此共線的結構都以第一末端及第二末端結尾，且該第一末端是用第一地址定址，而該第二末端是用與該第一地址不同的第二地址定址。
  73. 如申請專利範圍第61項的陣列，其更包含：多個活性區，彼等係在該第一方向中相互平行的數個連續條帶中，且一隔離區將各對相鄰之活性區分隔開；其中在該第二方向中連接一結構與一相鄰結構的每個輔助閘極都橫越一隔離區；以及其中在該第二方向中連接一結構與一相鄰結構的每個控制閘極都橫越一隔離區。
  74. 如申請專利範圍第61項的陣列，其中一第一結構中的一排基板區係電氣連接至一第二結構中的第一基板區，該第二結構是在該第二方向中與該第一結構的一側毗 鄰；以及其中該第一結構中的第二基板區係電氣連接至一第三結構中的第二基板區，該第三結構是在該第二方向中與該第一結構的另一側毗鄰。
  75. 如申請專利範圍第74項的陣列，其中在第二方向中舖設於一列控制閘極下面的一排經電氣連接之基板區在其末端處包含一實際擴散式接合。
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