KR100547058B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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KR100547058B1
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Abstract

본 발명은 미세화에 수반되는 부유 게이트 전극간의 부유 용량의 증가를 억제할 수 있는 불휘발성 메모리 셀을 실현하는 것이다. 불휘발성 메모리 셀은, 터널 절연막(4), 부유 게이트 전극(5), 제어 게이트 전극(6) 및 전극간 절연막(7)을 구비하고, 불휘발성 메모리 셀의 채널 폭 방향에서, 부유 게이트 전극(5)의 폭이, 불휘발성 메모리 셀의 높이 방향으로 변화되며, 또한, 부유 게이트 전극(5)의 저면보다 위의 영역과 부유 게이트 전극(5)의 상면보다 아래의 영역 사이에서, 최소로 되어 있다.
부유 게이트 전극, 터널 절연막, 반도체 기판, 불휘발성 메모리 셀, 전극간 절연막

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명의 제1 실시예에 따른 복수의 메모리 셀을 도시하는 평면도.
도 2는 도 1의 평면도의 선분 A-A'에 따른 단면도 및 선분 B-B'에 따른 단면도.
도 3은 제1 실시예의 복수의 메모리 셀의 제조 공정을 도시하는 단면도.
도 4는 도 3에 계속되는 메모리 셀의 제조 공정을 도시하는 단면도.
도 5는 도 4에 계속되는 동 메모리 셀의 제조 공정을 도시하는 단면도.
도 6은 도 5에 계속되는 동 메모리 셀의 제조 공정을 도시하는 단면도.
도 7은 도 6에 계속되는 동 메모리 셀의 제조 공정을 도시하는 단면도.
도 8은 도 7에 계속되는 동 메모리 셀의 제조 공정을 도시하는 단면도.
도 9는 본 발명의 제2 실시예에 따른 복수의 메모리 셀을 도시하는 채널 폭 방향의 단면도.
도 10은 본 발명의 제3 실시예에 따른 복수의 메모리 셀을 도시하는 채널 폭 방향의 단면도.
도 11은 제3 실시예의 복수의 메모리 셀의 제조 방법을 설명하기 위한 단면도.
도 12는 본 발명의 제4 실시예에 따른 메모리 셀을 도시하는 채널 폭 방향의 단면도.
도 13은 제4 실시예의 복수의 메모리 셀의 제조 공정을 도시하는 단면도.
도 14는 도 13에 계속되는 동 메모리 셀의 제조 공정을 도시하는 단면도.
도 15는 도 14에 계속되는 동 메모리 셀의 제조 공정을 도시하는 단면도.
도 16은 도 15에 계속되는 동 메모리 셀의 제조 공정을 도시하는 단면도.
도 17은 도 16에 계속되는 동 메모리 셀의 제조 공정을 도시하는 단면도.
도 18은 본 발명의 제5 실시예에 따른 복수의 메모리 셀을 도시하는 채널 길이 방향 및 채널 폭 방향의 단면도.
도 19는 제5 실시예의 복수의 메모리 셀의 제조 공정을 도시하는 단면도.
도 20은 도 19에 계속되는 동 메모리 셀의 제조 공정을 도시하는 단면도.
도 21은 도 20에 계속되는 동 메모리 셀의 제조 공정을 도시하는 단면도.
도 22는 도 21에 계속되는 동 메모리 셀의 제조 공정을 도시하는 단면도.
도 23은 도 22에 계속되는 동 메모리 셀의 제조 공정을 도시하는 단면도.
도 24는 도 23에 계속되는 동 메모리 셀의 제조 공정을 도시하는 단면도.
도 25는 본 발명의 제6 실시예에 따른 복수의 메모리 셀을 도시하는 채널 길이 방향의 단면도.
도 26은 본 발명의 제7 실시예에 따른 복수의 메모리 셀을 도시하는 채널 길이 방향의 단면도.
도 27은 제6 실시예의 메모리 셀의 부유 용량을 모식적으로 도시하는 도면.
도 28은 본 발명의 제8 실시예에 따른 복수의 메모리 셀을 도시하는 채널 폭 방향의 단면도.
도 29는 종래의 메모리 셀의 채널 폭 방향의 단면 구조를 도시하는 단면도.
도 30은 종래의 메모리 셀의 채널 길이 방향의 단면 구조를 도시하는 단면도.
도 31은 종래의 메모리 셀의 부유 용량을 모식적으로 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 실리콘 기판
2 : 소자 분리홈
3 : 소자 분리 절연막
4 : 터널 절연막
5, 5a, 5b : 부유 게이트 전극
6 : 제어 게이트 전극
7 : 전극간 절연막
71 : 제1 유전체 영역
72 : 제2 유전체 영역
8 : 실리콘 질화막(RIE 마스크)
9 : 실리콘 산화막(전극 측벽 산화막)
10 : BPSG막(층간 절연막)
11 : 소스/드레인 영역
12 : 실리콘 질화막(CMP 스토퍼)
13 : 실리콘 질화막(RIE 마스크)
14a, 14b : 실리콘 산화막
15 : 슬릿부
16 : 공동/유전체 영역
17 : 공동 영역
81 : 실리콘 기판
82 : 소자 분리 절연막
83 : 터널 절연막
84 : 부유 게이트 전극
85 : 전극간 절연막
86 : 제어 게이트 전극
본 발명은, 불휘발성 메모리 셀을 구비한 반도체 장치 및 그 제조 방법에 관한 것이다.
도 29는 종래의 복수의 불휘발성 메모리 셀의 채널 폭 방향(채널 전류가 흐르는 방향과 직교하는 방향)의 단면 구조를 도시하고 있다(예를 들면, 비특허 문헌1 참조). 도 29에서, 참조 부호 81은 실리콘 기판, 참조 부호 82는 소자 분리 절연막, 참조 부호 83은 터널 절연막, 참조 부호 84는 부유 게이트 전극, 참조 부호 85는 전극간 절연막, 참조 부호 86은 제어 게이트 전극을 나타내고 있다.
도 29에 도시한 바와 같이, 채널 폭 방향으로 인접하는 2개의 부유 게이트 전극(84)의 대부분(도 29의 예에서는 약 50%)은, 소자 분리 절연막(82)을 개재하여 대향하고 있다.
메모리 셀의 미세화가 진행될수록, 부유 게이트 전극(84)간의 대향 거리 L1은 짧아진다. 대향 거리 L1이 짧아질수록, 인접하는 부유 게이트 전극(84)간의 용량(부유 게이트 전극간 부유 용량)은 커진다.
그 결과, 메모리 셀의 미세화가 진행된 현재, 부유 게이트 전극(84)과 실리콘 기판(81) 사이의 부유 용량에 비해, 상기 부유 게이트 전극간 부유 용량은 무시할 수 없게 되었다.
상기 부유 게이트 전극간 부유 용량의 증가는, 인접하는 메모리 셀의 기입/소거 상태가, 주목하고 있는 메모리 셀의 동작 특성에 영향을 미치는, 소위 Yupin 효과에 의한 셀간 간섭을 초래한다. 그 셀간 간섭은 메모리 오동작을 초래하는 원인이 된다.
종래의 불휘발성 메모리 셀의 다른 문제에 대하여 설명한다.
도 30은 종래의 복수의 불휘발성 메모리 셀의 채널 길이 방향(채널 전류가 흐르는 방향)의 단면 구조를 도시하고 있다(예를 들면, 특허 문헌1 참조). 도 30에서, 참조 부호 87은 소스/드레인 영역, 참조 부호 88은 층간 절연막을 나타내고 있다. 또한, 도 30에서, 도 29와 대응하는 부분에는 도 29와 동일 부호를 나타내 고 있다.
도 30에 도시한 바와 같이, 채널 길이 방향으로 인접하는 2개의 부유 게이트 전극(84)의 전부분은, 층간 절연막(88)을 개재하여 대향하고 있다.
메모리 셀의 미세화가 진행될수록, 부유 게이트 전극(84)간의 대향 거리 L2는 짧아진다. 대향 거리 L2가 짧아질수록, 도 31의 (a)에 도시한, 인접하는 부유 게이트 전극(84)의 상면간의 부유 용량 C1은 커진다.
그 결과, 메모리 셀의 미세화가 진행된 현재, 인접하는 부유 게이트 전극(84)의 측벽간의 부유 용량 C2(도 31의 (b) 참조) 외에, 부유 용량 C1도 무시할 수 없게 되었다. 특히, 전극간 절연막(85)으로서 알루미나막이나 탄탈 산화막 등의 고유전체막을 사용한 경우, 부유 용량 C1의 증가는 현저해진다.
상기 부유 용량 C1의 증가는, Yupin 효과에 의한 셀간 간섭을 초래한다. 그 셀간 간섭은 메모리 오동작을 초래하는 원인이 된다.
[비특허 문헌1]
IEEE ELECTRON DEVICE LETTERS, VOL.23, NO.5, MAY, 2002, p.264-266
[특허 문헌1]
일본 특개2002-203919호 공보
상술한 바와 같이, 종래의 불휘발성 메모리 셀은, 미세화가 진행되면, 채널 폭 방향으로 인접하는 부유 게이트 전극간의 부유 용량이 증가하고, 그 결과로서, 메모리의 오동작이 발생하기 쉬어진다고 하는 문제가 있다.
또한, 미세화가 진행되면, 채널 길이 방향으로 인접하는 부유 게이트 전극의 상면간의 부유 용량이 증가하고, 그 결과로서, 메모리의 오동작이 발생하기 쉬워진다고 하는 문제가 있다.
본 발명은, 상기 사정을 고려하여 이루어진 것으로, 그 목적으로 하는 것은, 미세화에 수반되는 부유 게이트 전극간의 부유 용량의 증가를 억제할 수 있는 불휘발성 메모리 셀을 구비한 반도체 장치 및 그 제조 방법을 제공하는 것이다.
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면 하기와 같다.
즉, 상기 목적을 달성하기 위해, 본 발명에 따른 반도체 장치는, 반도체 기판과, 상기 반도체 기판 상에 형성된 불휘발성 메모리 셀을 구비하여 이루어지는 반도체 장치로서, 상기 불휘발성 메모리 셀은, 상기 반도체 기판 상에 형성된 터널 절연막과, 상기 터널 절연막 상에 형성된 부유 게이트 전극과, 상기 부유 게이트 전극의 상방에 형성된 제어 게이트 전극과, 상기 제어 게이트 전극과 상기 부유 게이트 전극 사이에 형성된 전극간 절연막을 구비하고, 상기 불휘발성 메모리 셀의 채널 폭 방향 또는 채널 길이 방향에서, 상기 부유 게이트 전극의 폭은, 상기 불휘발성 메모리 셀의 높이 방향으로 변화되고, 또한, 상기 부유 게이트 전극의 저면보다 위의 영역과 상기 부유 게이트 전극의 상면보다 아래의 영역 사이에서, 최소로 되어 있는 것을 특징으로 한다.
또한, 본 발명에 따른 다른 반도체 장치는, 반도체 기판과, 상기 반도체 기 판 상에 형성된 불휘발성 메모리 셀을 구비하여 이루어지는 반도체 장치로서, 상기 불휘발성 메모리 셀은, 상기 반도체 기판 상에 형성된 터널 절연막과, 상기 터널 절연막 상에 형성된 부유 게이트 전극과, 상기 부유 게이트 전극의 상방에 형성된 제어 게이트 전극과, 상기 제어 게이트 전극과 상기 부유 게이트 전극 사이에 형성된 전극간 절연막을 구비하고, 상기 전극간 절연막은, 제1 유전체 영역 및 그 제1 유전체 영역보다 유전율이 낮은 제2 유전체 영역을 포함하고, 상기 제2 유전체 영역은, 상기 불휘발성 메모리 셀의 채널 길이 방향의 상기 제1 유전체 영역의 단부에 형성되어 있는 것을 특징으로 한다.
또한, 본 발명에 따른 다른 반도체 장치는, 반도체 기판과, 상기 반도체 기판 상에 형성된 불휘발성 메모리 셀을 구비하여 이루어지는 반도체 장치로서, 상기 불휘발성 메모리 셀은, 상기 반도체 기판 상에 형성된 터널 절연막과, 상기 터널 절연막 상에 형성되며, 공동 영역 및 절연체 영역 중의 적어도 한쪽을 포함하는 부유 게이트 전극과, 상기 부유 게이트 전극의 상방에 형성된 제어 게이트 전극과, 상기 제어 게이트 전극과 상기 부유 게이트 전극 사이에 형성된 전극간 절연막을 구비하는 것을 특징으로 한다.
본 발명에 따른 반도체 장치의 제조 방법은, 반도체 기판과, 상기 반도체 기판의 표면에 형성되며, 소자 분리홈을 포함하는 소자 분리 영역과, 상기 반도체 기판 상에 형성된 불휘발성 메모리 셀로서, 터널 절연막과, 상기 터널 절연막 상에 형성된 부유 게이트 전극과, 상기 부유 게이트 전극의 상방에 형성된 제어 게이트 전극과, 상기 제어 게이트 전극과 상기 부유 게이트 전극 사이에 형성된 전극간 절 연막을 포함하는 불휘발성 메모리 셀을 구비하여 이루어지는 반도체 장치의 제조 방법으로서, 상기 반도체 기판 상에 상기 터널 절연으로 되는 절연막을 형성하는 공정과, 상기 부유 게이트 전극으로 되는 반도체막으로서, 저면보다 위의 영역과 상면보다 아래의 영역 사이에서 산화 속도가 최대로 되는 측면을 포함하는 반도체막을 상기 절연막 상에 형성하는 공정과, 상기 반도체막, 상기 절연막 및 상기 반도체 기판을 에칭하여, 상기 소자 분리홈을 형성하는 공정과, 상기 소자 분리홈을 형성하는 공정에서 노출된 상기 반도체막의 표면을 산화하여, 상기 반도체막의 표면에 산화막을 형성하는 공정과, 상기 산화막을 제거하는 공정을 갖는 것을 특징으로 한다.
또한, 본 발명에 따른 다른 반도체 장치의 제조 방법은, 반도체 기판과, 상기 반도체 기판의 표면에 형성되며, 소자 분리홈을 포함하는 소자 분리 영역과, 상기 반도체 기판 상에 형성된 불휘발성 메모리 셀로서, 터널 절연막과, 상기 터널 절연막 상에 형성된 부유 게이트 전극과, 상기 부유 게이트 전극의 상방에 형성된 제어 게이트 전극과, 상기 제어 게이트 전극과 상기 부유 게이트 전극 사이에 형성되며, 전극간 절연막을 포함하는 불휘발성 메모리 셀을 구비하여 이루어지는 반도체 장치의 제조 방법으로서, 상기 반도체 기판 상에 상기 터널 절연으로 되는 절연막, 상기 부유 게이트 전극으로 되는 반도체막을 순차적으로 형성하는 공정과, 상기 반도체막, 상기 절연막 및 상기 반도체 기판을 에칭하여, 상기 소자 분리홈을 형성하는 공정과, 상기 소자 분리홈의 내부에 소자 분리 절연막을 형성하는 공정과, 상기 소자 분리 절연막 및 상기 반도체막을 포함하는 영역 상에, 상기 전극간 절연막의 일부를 구성하는 제1 유전체 영역, 제어 게이트 전극을 순차적으로 형성하는 공정과, 상기 제1 유전체 영역의 노출 표면을 가로 방향으로 소정량만큼 에칭하여 발생한 공동 영역 내에, 상기 제1 유전체 영역보다 유전율이 낮은, 상기 전극간 절연막의 일부를 구성하는 제2 유전체 영역을 형성하는 공정을 갖는 것을 특징으로 한다.
또한, 본 발명에 따른 다른 반도체 장치의 제조 방법은, 반도체 기판과, 상기 반도체 기판의 표면에 형성되며, 소자 분리홈을 포함하는 소자 분리 영역과, 상기 반도체 기판 상에 형성된 불휘발성 메모리 셀로서, 터널 절연막과, 상기 터널 절연막 상에 형성된 부유 게이트 전극과, 상기 부유 게이트 전극의 상방에 형성된 제어 게이트 전극과, 상기 제어 게이트 전극과 상기 부유 게이트 전극 사이에 형성된 전극간 절연막을 포함하는 불휘발성 메모리 셀을 구비하여 이루어지는 반도체 장치의 제조 방법으로서, 상기 반도체 기판 상에 상기 터널 절연으로 되는 절연막, 상기 부유 게이트 전극의 일부를 구성하는 제1 반도체막, 연마 스토퍼막을 순차적으로 형성하는 공정과, 상기 제1 반도체막, 상기 절연막, 상기 반도체 기판 및 상기 연마 스토퍼막을 에칭하여, 상기 소자 분리홈을 형성하는 공정과, 상기 소자 분리홈의 내부를 매립하도록, 상기 소자 분리홈 및 상기 연마 스토퍼막을 포함하는 영역 상에 소자 분리 절연막을 형성하는 공정과, 상기 연마 스토퍼막을 스토퍼로 이용하여 상기 소자 분리홈의 표면을 연마하여, 상기 소자 분리홈의 외부의 상기 소자 분리 절연막을 제거하는 공정과, 상기 연마 스토퍼막을 제거하는 공정과, 상기 연마 스토퍼막을 제거하여 발생한 오목부의 내부를 매립하도록, 상기 소자 분리 절연막 및 상기 제1 반도체막을 포함하는 영역 상에, 상기 부유 게이트 전극의 일부를 구성하는, 내부에 공동을 포함하는 제2 반도체막을 형성하는 공정을 갖는 것을 특징으로 한다.
이하, 도면을 참조하면서 본 발명의 실시예를 설명한다.
(제1 실시예)
도 1은 본 발명의 제1 실시예에 따른 복수의 불휘발성 메모리 셀(이하, 간단하게 메모리 셀이라고 함)을 도시하는 평면도, 도 2의 (a) 및 (b)는, 각각, 도 1의 선분 A-A'를 따라 취한 단면을 도시하는 단면도(채널 길이 방향의 단면도) 및 선분 B-B'를 따라 취한 단면을 도시하는 단면도(채널 폭 방향의 단면도)이다.
복수의 메모리 셀은, 불휘발성 메모리의 메모리 셀 어레이를 구성하고 있다. 각 메모리 셀은, 터널 절연막, 부유 게이트 전극, 제어 게이트 전극, 전극간 절연막 및 소스/드레인 영역을 포함한다. 이하, 본 실시예의 메모리 셀에 대하여 더 설명한다.
실리콘 기판(1)의 표면에는 소자 분리홈(2)이 형성되고, 소자 분리홈(2)은 소자 분리 절연막(3)에 의해 매립되어 있다. 각 소자 분리 절연막(3)의 상면은, 실리콘 기판(1)의 표면보다 높고, 또한, 부유 게이트 전극(5)의 상면보다 낮다. 보다 구체적으로는, 소자 분리 절연막(3)의 상면은, 부유 게이트 전극(5)의 약 절반의 높이까지 달하고 있다.
소자 분리홈(2) 및 소자 분리 절연막(3)은 소자 분리 영역을 구성한다. 그 소자 분리 영역에 의해, 메모리 셀의 채널 영역을 포함하는, 실리콘 기판(1)의 반 도체 영역(소자 형성 영역)이 규정된다.
상기 반도체 영역의 표면 상에는 터널 절연막(4)이 형성되어 있다. 터널 절연막(4) 상에는, 부유 게이트 전극(5)이 형성되어 있다.
메모리 셀의 채널 폭 방향에서, 부유 게이트 전극(5)의 폭은, 메모리 셀의 높이 방향으로 변화되고, 또한, 부유 게이트 전극(5)의 저면보다 위의 영역과 부유 게이트 전극(5)의 상면보다 아래의 영역 사이의 거의 중간 위치에서, 최소로 되어 있다.
부유 게이트 전극(5)의 폭이 최소로 되는 위치는, 상기 중간 위치에 한정되지 않는다. 예를 들면, 상기 중간 위치보다 부유 게이트 전극(5)의 상면측에 가까운 위치, 또는 상기 중간 위치보다 부유 게이트 전극(5)의 저면측에 가까운 위치이어도 상관없다.
부유 게이트 전극(5)의 폭은, 부유 게이트 전극(5)의 폭이 최소로 되는 위치로부터 부유 게이트 전극(5)의 상면 및 하면을 향하여, 각각, 비선형으로 증가하고 있지만, 선형으로 증가해도 상관없다.
인접하는 부유 게이트 전극(5)의 상면간의 거리는, 종래의 부유 게이트 전극의 상면간의 거리와 같은 정도이다. 마찬가지로, 인접하는 부유 게이트 전극(5)의 하면간의 거리는, 종래의 부유 게이트 전극의 하면간의 거리와 같은 정도이다. 따라서, 본 실시예의 인접하는 부유 게이트 전극(5)간의 평균 거리는, 종래의 인접하는 부유 게이트 전극간의 평균 거리보다 길어진다.
인접하는 부유 게이트 전극(5)간의 평균 거리가 길어지면, 인접하는 부유 게 이트 전극(5)간의 부유 용량이 저감된다. 따라서, 본 실시예에 따르면, 소자의 미세화를 진행시켜도, Yupin 효과에 의한 셀간 간섭이 효과적으로 방지되며, 그 결과로서, 메모리 오동작이 발생하기 어려운 고집적도의 불휘발성 메모리를 실현할 수 있게 된다.
부유 게이트 전극(5)의 상방에는, 제어 게이트 전극(6)이 형성되어 있다. 부유 게이트 전극(5)과 제어 게이트 전극(6) 사이에는, 전극간 절연막(7)이 형성되어 있다.
제어 게이트 전극(6) 상에는 실리콘 질화막(8)이 형성되어 있다. 실리콘 질화막(8)은, 메모리 셀의 제조 도중에서, RIE(Reactive Ion Etching) 마스크로서 사용된 것이다.
도 2의 (a)에 도시한 바와 같이, 터널 절연막(4), 부유 게이트 전극(5), 제어 게이트 전극(6), 전극간 절연막(7) 및 실리콘 질화막(8)으로 이루어지는 게이트 구조부의 측면 및 상면은, 실리콘 산화막(9)으로 피복되어 있다. 이러한 실리콘 산화막(9)은 전극 측벽 산화막으로 불리고 있다.
실리콘 산화막(9) 상에는, 층간 절연막으로서의 BPSG(Borophosphosilicate Glass)막(10)이 형성되어 있다. 그리고, 실리콘 기판(1)의 표면에는, 게이트 구조부(4-8)를 사이에 끼우도록, 한쌍의 소스/드레인 영역(11)이 형성되어 있다.
다음으로, 본 실시예의 복수의 메모리 셀의 제조 방법에 대하여, 도 3-도 8을 이용하여 설명한다. 이들의 각 도면의 (a) 및 (b)는, 각각, 도 1의 평면도의 선분 A-A' 및 선분 B-B'를 따라 취한 단면도에 상당한다.
우선, 도 3에 도시한 바와 같이, 원하는 불순물이 도핑된 실리콘 기판(1)의 표면에, 두께 10㎚의 터널 절연막(4)이 열산화법에 의해 형성되며, 그 후, 부유 게이트 전극으로 되는 두께 150㎚의 인이 도핑된 다결정 실리콘막(5)이, 실란(SiH4) 가스와 포스핀(PH3)을 이용한 감압 CVD(Chemical Vapor Deposition)법에 의해, 터널 절연막(4) 상에 퇴적된다.
다결정 실리콘막(5)은 이하와 같은 인의 농도 구배(농도 분포)를 갖는다. 즉, 다결정 실리콘막(5)은, 다결정 실리콘막(5)의 두께 방향의 거의 중간 위치에서, 인 농도가 최대로 되며, 또한, 다결정 실리콘막(5)의 상면 및 하면을 향할수록, 인 농도가 저하되는 농도 구배(농도 분포)를 갖는다.
이러한 인의 농도 구배(농도 분포)를 갖는 다결정 실리콘막(5)은, 다결정 실리콘막(5)의 CVD 프로세스 시에, 포스핀의 유량을 조정함으로써 얻어진다.
다음으로, 도 3에 도시한 바와 같이, 다결정 실리콘막(5) 상에, CMP(Chemical Mechanical Polish)의 스토퍼로 되는 두께 50㎚의 실리콘 질화막(12), RIE의 마스크로 되는 두께 100㎚의 실리콘 산화막(13)이 감압 CVD법에 의해 순차적으로 퇴적된다.
다음으로, 도 3에 도시한 바와 같이, 소자 형성 영역을 피복하는 레지스트(도시 생략)를 마스크로 이용하여, RIE 프로세스에 의해 실리콘 산화막(13)이 에칭되어, 상기 레지스트의 패턴이 실리콘 산화막(13)에 전사된다.
다음으로, 도 3에 도시한 바와 같이, 상기 레지스트 마스크 및 실리콘 산화 막(13)을 마스크로 이용하여, RIE 프로세스에 의해 실리콘 질화막(12), 다결정 실리콘막(5), 터널 절연막(4)이 순차적으로 에칭되며, 또한, 실리콘 기판(1)의 노출 영역도 에칭되어, 깊이 150㎚의 소자 분리홈(2)이 형성된다. 이에 의해, 채널 폭이 약 100㎚인 소자 형성 영역이 얻어지고, 또한, 다결정 실리콘막(부유 게이트 전극)(50)의 비트선 방향의 형상이 확정된다.
상기 RIE 프로세스 도중에서 상기 레지스트는 소멸하고, 그 후에는, 실리콘 산화막(13)이 RIE의 마스크로서 이용된다.
다음으로, 도 4에 도시한 바와 같이, 실리콘이 노출된 실리콘 기판(1) 및 부유 게이트 전극(5)의 표면에, 실리콘 산화막(14a, 14b)이 열산화법에 의해 형성된다.
실리콘 기판(1)의 표면(소자 분리홈(2)의 저면 및 측면) 상의 실리콘 산화막(14a)의 두께는 5㎚이다.
한편, 인이 도핑된 다결정 실리콘막(5)의 측벽 상의 실리콘 산화막(14b)의 두께는, 인 농도가 높은 영역일 수록 두껍고, 인 농도가 가장 높은 두께 방향의 거의 중간 위치에서는 10㎚이다.
이러한 막 두께 분포를 갖는 실리콘 산화막(14b)이 형성되는 이유는, 다결정 실리콘막(5)의 측벽 상에서는, 인에 의한 증속 산화가 발생하기 때문이다.
다음으로, 도 5에 도시한 바와 같이, 희불산 용액을 이용한 웨트 에칭에 의해, 실리콘 산화막(14a, 14b)이 제거된다.
그 결과, 메모리 셀의 채널 폭 방향에서, 부유 게이트 전극(5)의 저면보다 위의 영역과 부유 게이트 전극(5)의 상면보다 아래의 영역 사이의 거의 중간 위치에서 폭이 최소로 되며, 또한, 부유 게이트 전극(5)의 폭이 최소로 되는 위치로부터 부유 게이트 전극(5)의 상면 및 하면을 향하여, 폭이 비선형으로 증가하는 부유 게이트 전극(5)이 얻어진다.
다음으로, 소자 분리홈(2)이 완전하게 매립되도록, 소자 분리 절연막(3)으로 되는 두께 400㎚의 실리콘 산화막(CVD 산화막)이 플라즈마 CVD법에 의해 전면에 퇴적된다.
다음으로, 도 6에 도시한 바와 같이, 실리콘 질화막(12)을 CMP 스토퍼로 이용하여, CMP 프로세스에 의해, 상기 CVD 산화막의 불요 부분이 제거되어, 소정 형상의 소자 분리 절연막(3)이 얻어지고, 또한, 실리콘 산화막(RIE 마스크)(13)이 제거된다. 상기 CMP 프로세스는, 실리콘 질화막(12)이 노출될 때까지 행해지며, 또한, 표면이 평탄화될 때까지 행해진다.
다음으로, 도 7에 도시한 바와 같이, 인산 용액을 이용한 에칭에 의해, 실리콘 질화막(12)이 제거되며, 그 후, 희불산 용액을 이용한 웨트 에칭에 의해, 소자 분리 절연막(실리콘 산화막)(3)의 상부가 제거되어, 채널 폭 방향에서, 부유 게이트 전극(5)의 측면의 상측이 노출된다. 부유 게이트 전극(5)의 측면의 높이는 70㎚이다.
다음으로, 도 8에 도시한 바와 같이, 전극간 절연막(7)으로 되는, 실리콘 산화막/실리콘 질화막/실리콘 산화막으로 이루어지는 두께 15㎚의 3층 구조의 절연막이, 감압 CVD법에 의해 전면에 퇴적된다.
다음으로, 도 8에 도시한 바와 같이, 제어 게이트 전극(6)으로 되는, 다결정 실리콘막/텅스텐 실리사이드막으로 이루어지는 두께 100㎚의 2층 구조의 도전막이, 감압 CVD법에 의해 상기 3층 구조의 절연막 상에 퇴적된다.
다음으로, RIE 마스크로 되는 두께 100㎚의 실리콘 질화막이, 감압 CVD법에 의해 상기 2층 구조의 도전막 상에 형성된다.
다음으로, 상기 실리콘 질화막 상에 레지스트 마스크가 형성되며, 그 레지스트 마스크를 마스크로 이용하여 상기 실리콘 질화막이 RIE 프로세스에 의해 에칭되어, 도 8에 도시한 바와 같이, 게이트 구조부에 대응한 패턴을 갖는 실리콘 질화막(RIE 마스크)(8)이 얻어진다.
다음으로, 상기 레지스트 마스크 및 실리콘 질화막(8)을 마스크로 이용하여, RIE 프로세스에 의해, 상기 3층 구조의 절연막, 2층 구조의 도전막, 부유 게이트 전극(5), 터널 절연막(4)이 순차적으로 에칭되어, 도 8에 도시한 바와 같이, 워드선 방향의 슬릿부(15)가 형성된다. 이에 의해, 부유 게이트 전극(5) 및 제어 게이트 전극(6)의 형상이 확정된다.
다음으로, 열산화법 및 CVD법을 이용하여 실리콘 산화막(전극 측벽 산화막)(9)이 형성되며, 이온 주입 및 어닐링을 이용하여 소스/드레인 영역(11)이 형성되고, 그리고, 층간 절연막으로서의 BPSG막(10)이 감압 CVD법에 의해 퇴적되어, 도 2에 도시한 메모리 셀이 얻어진다. 그 후, 배선층의 형성 공정 등의 주지의 공정이 계속되어, 불휘발성 메모리가 완성된다.
(제2 실시예)
도 9에 본 발명의 제2 실시예에 따른 복수의 메모리 셀의 단면도를 도시한다. 이것은, 도 2의 (b)에 상당하는 채널 폭 방향의 단면도이다. 도 9에서, 도 2의 (b)와 대응하는 부분에는 도 2의 (b)와 동일 부호를 붙이고 있으며, 상세한 설명은 생략한다. 또한, 이하의 도면에서, 앞에 도시한 도면과 동일 부호는, 동일 부분 또는 상당 부분을 나타내므로, 상세한 설명은 생략한다.
본 실시예가 제1 실시예와 다른 점은, 부유 게이트 전극(5)의 상면 및 측면 중, 상면이 전극간 절연막(7)으로 피복되어 있는 것에 있다. 또한, 소자 분리 절연막(3)의 상면은 부유 게이트 전극(5)의 상면보다 높다.
이러한 메모리 셀 구조에서는, 부유 게이트 전극(5)의 측면 상에 전극간 절연막(7)이 없기 때문에, 인접하는 부유 게이트 전극(5)간의 부유 용량은, 제1 실시예의 메모리 셀 구조의 약 2배로 된다. 상기 부유 용량의 증가는, 셀간 간섭을 초래하는 원인이 된다.
그러나, 본 실시예의 메모리 셀 구조에서는, 부유 게이트 전극(5)의 폭이, 메모리 셀의 높이 방향의 거의 중간 위치에서 좁게 되어 있기 때문에, 상기 부유 용량의 증가는 억제된다. 따라서, 셀간 간섭에 의한 메모리 오동작의 발생율은 대폭 저감된다.
본 실시예의 복수의 메모리 셀의 제조 방법은, 제1 실시예의 복수의 메모리 셀의 제조 방법의 도 7의 공정으로부터, 소자 분리 절연막(3)의 상부를 제거하는 공정을 생략한 것으로 된다. 따라서, 본 실시예에 따르면, 메모리 셀의 제조 프로세스를 간략화할 수 있다고 하는 효과가 얻어진다.
(제3 실시예)
도 10은 본 발명의 제3 실시예에 따른 복수의 메모리 셀을 도시하는 단면도이다. 이것은, 도 2의 (b)에 상당하는 채널 폭 방향의 단면도이다.
본 실시예가 제1 실시예와 다른 점은, 부유 게이트 전극(5)과 대향하는 부분의 터널 절연막(4)의 면적이, 부유 게이트 전극(5)과 대향하는 부분의 전극간 절연막(7)의 면적보다 작은 것에 있다.
또한, 부유 게이트 전극(5)의 폭의 메모리 셀의 높이 방향의 분포는, 부유 게이트 전극(5)의 저면으로부터 일정 이상 떨어진 위치 P1에서 극대를 나타내고, 또한 그 위의 위치 P2(부유 게이트 전극(5)의 폭이 최소로 되는 위치)에서 극소를 나타내는 분포를 갖고 있다.
본 실시예에 따르면, 제1 실시예에서 설명한 효과 외에, 이하와 같은 효과도 얻어진다. 즉, 본 실시예에 따르면, 부유 게이트 전극(5)과 대향하는 부분의 터널 절연막(4)의 면적이, 부유 게이트 전극(5)과 대향하는 부분의 전극간 절연막(7)의 면적보다 작게 되어 있기 때문에, 커플링비의 증가에 의한 동작 전압의 저감화를 실현할 수 있다.
상기 커플링비는 Cie/(Ctd+Cie)로 정의된다. 여기서, Cie는 전극간 절연막(7)의 용량, Ctd는 터널 절연막(4)의 용량이다.
본 실시예의 복수의 메모리 셀의 제조 방법은, 제1 실시예의 그것을 약간 변경한 것으로 된다.
즉, 본 실시예가 제1 실시예의 그것과 다른 점은, 도 5의 공정에서, 희불산 용액을 이용한 웨트 에칭의 시간을 길게 하여, 도 11에 도시한 바와 같이, 터널 절연막(4)의 소자 분리 절연막(3)의 단부 근방을 약 10㎚ 정도 에칭에 의해 제거하고, 그 후, 다시 열산화를 행하는 것이다.
(제4 실시예)
도 12는 본 발명의 제4 실시예에 따른 복수의 메모리 셀을 도시하는 단면도이다. 이것은, 도 2의 (b)에 상당하는 채널 폭 방향의 단면도이다.
본 실시예가, 제1-제3 실시예와 다른 점은, 부유 게이트 전극(5)의 내부에 공동 영역 또는 유전체 영역을 포함하는 영역(이하, 공동/유전체 영역이라고 함)(16)이 형성되어 있는 것에 있다.
부유 게이트 전극(5)의 폭은, 메모리 셀의 채널 길이 방향 및 채널 폭 방향 중 어느 것에서도, 메모리 셀의 높이 방향으로 변화되지 않는다. 그러나, 제1 또는 제2 실시예와 마찬가지로, 부유 게이트 전극(5)의 폭을 변화시켜도 상관없다.
본 실시예에 따르면, 부유 게이트 전극(5)의 내부에 공동/유전체 영역(16)이 형성되어 있기 때문에, 부유 게이트 전극(5)의 도체 부분의 단면적이 작아진다. 따라서, 채널 길이 방향으로 인접하는 부유 게이트 전극(5)간의 부유 용량이 저감되어, 메모리 셀간 간섭에 의한 메모리 오동작의 발생율이 충분히 저감된 불휘발성 메모리를 실현할 수 있게 된다.
도 12에는, 하나의 부유 게이트 전극(5) 내에 하나의 공동/유전체 영역(16)이 형성된 메모리 셀이 도시되어 있지만, 하나의 부유 게이트 전극(5) 내에 복수의 공동/유전체 영역(16)이 형성되어 있어도 상관없다. 또한, 부유 게이트 전극(5) 내에 공동 영역과 유전체 영역이 혼재되어 있어도 상관없다.
다음으로, 본 실시예의 복수의 메모리 셀의 제조 방법에 대하여, 도 13-도 16을 이용하여 설명한다. 이들 각 도면의 (a) 및 (b)는, 각각, 도 1의 평면도의 선분 A-A' 및 선분 B-B'에 따른 단면도에 상당한다.
우선, 도 13에 도시한 바와 같이, 원하는 불순물이 도핑된 실리콘 기판(1)의 표면에, 두께 10㎚의 터널 절연막(4)이 열산화법에 의해 형성되며, 그 후, 부유 게이트 전극의 하층으로 되는 두께 30㎚의 제1 다결정 실리콘막(5a)(제1 반도체막), CMP 스토퍼로 되는 두께 150㎚의 실리콘 질화막(12), RIE 마스크로 되는 두께 100㎚의 실리콘 산화막(13)이 감압 CVD법에 의해 순차적으로 퇴적된다.
다음으로, 도 13에 도시한 바와 같이, 소자 형성 영역을 피복하는 레지스트(도시 생략)를 마스크로 이용하여, RIE 프로세스에 의해 실리콘 산화막(13)이 에칭되어, 상기 레지스트의 패턴이 실리콘 산화막(13)에 전사된다.
계속해서, 도 13에 도시한 바와 같이, 상기 레지스트 마스크 및 실리콘 산화막(13)을 마스크로 이용하여, RIE 프로세스에 의해 실리콘 질화막(12), 다결정 실리콘막(5), 터널 절연막(4)이 순차적으로 에칭되며, 또한, 실리콘 기판(1)의 노출 영역도 에칭되어, 깊이 150㎚의 소자 분리홈(2)이 형성된다.
상기 RIE 프로세스의 도중에서 상기 레지스트는 소멸되고, 그 후에는, 실리콘 산화막(14)이 RIE의 마스크로서 이용된다.
다음으로, 도 13에 도시한 바와 같이, 노출된 실리콘 표면에 두께 5㎚의 실리콘 산화막(도시 생략)이 열산화법에 의해 형성되며, 그 후, 소자 분리홈(2)이 완 전하게 매립되도록, 소자 분리 절연막(3)으로 되는 두께 400㎚의 실리콘 산화막(CVD 산화막)이 플라즈마 CVD법에 의해 전면에 퇴적된다.
다음으로, 도 14에 도시한 바와 같이, 실리콘 질화막(12)을 스토퍼로 이용하여, CMP 프로세스에 의해, 상기 CVD 산화막의 불요 부분이 제거되어, 소정 형상의 소자 분리 절연막(3)이 얻어지고, 또한, 실리콘 산화막(RIE 마스크)(13)이 제거된다. 상기 CMP 프로세스는, 실리콘 질화막(12)이 노출될 때까지 행해지며, 또한, 표면이 평탄화될 때까지 행해진다.
다음으로, 도 15에 도시한 바와 같이, 인산 용액을 이용한 에칭에 의해, 실리콘 질화막(12)이 제거되며, 그 후, 부유 게이트 전극(5)의 상층으로 되는 두께 200㎚의 제2 다결정 실리콘막(5b)(제2 반도체막)이 감압 CVD법에 의해 전면에 퇴적된다.
이 때, 제2 다결정 실리콘막(5b)의 감압 CVD 프로세스는, 제2 다결정 실리콘막(5b)이 컨포멀하게 형성되는 조건에서 행해진다. 이에 의해, 시임으로 불리는 공동 영역(17)을 갖는 제2 다결정 실리콘막(5b)이 형성된다. 공동 영역(17)은, 인접하는 소자 분리 절연막(3) 사이의 홈(오목부) 내의 거의 중앙부에 위치한다. 상기 홈(오목부) 내는, 실리콘 질화막(12)이 제거되어 생긴 것이다.
다음으로, 도 16에 도시한 바와 같이, CMP 프로세스에 의해, 인접하는 소자 분리 절연막(3) 사이의 홈(오목부)의 외부의 제2 다결정 실리콘막(5b)이 제거되며, 또한, 제2 다결정 실리콘막(5b) 및 소자 분리 절연막(3)을 포함하는 영역의 표면이 평탄화된다. 이 결과, 제1 및 제2 다결정 실리콘막(5a, 5b)으로 이루어지는 부유 게이트 전극(5)이 얻어진다.
다음으로, 도 17에 도시한 바와 같이, 희불산 용액을 이용한 웨트 에칭에 의해, 소자 분리 절연막(실리콘 산화막)(3)의 상부가 제거되며, 그 후, 소자 분리 절연막(3) 및 부유 게이트 전극(5) 상에 전극간 절연막(7)이 형성된다.
이 때, 전극간 절연막(7)을 구성하는 실리콘 산화막은, 열산화 프로세스에 의해 형성된다. 이 경우, 산화종은, 제2 다결정 실리콘막(5b) 중으로 확산되어, 공동 영역(17) 내에 달한다. 이에 의해, 공동 영역(17)은 이산화규소 영역으로 변환되어, 공동/유전체 영역(16)으로서 유전체 영역이 얻어진다.
또한, 공동 영역(17)을 그 상태 그대로 남긴 경우에는, 공동/유전체 영역(16)으로서 공동 영역이 얻어진다. 또한, 공동 영역(17)의 일부를 이산화규소 영역으로 변환한 경우에는, 공동/유전체 영역(16)으로서 공동 및 유전체 영역이 얻어진다.
이후에는, 제1 실시예와 마찬가지로, 제어 게이트 전극(6), 실리콘 질화막(8), 실리콘 산화막(9), BPSG막(10), 소스/드레인 영역(11), 배선층 등이 형성되어, 불휘발성 메모리가 완성된다.
또한, 본 실시예에서는, 전극간 절연막(7)을 열산화 프로세스로 형성할 때에, 공동 영역 내에 유전체 영역을 형성하고 있지만, 이에 한정되는 것은 아니며, 예를 들면, 전극 측벽 절연막(9)을 감압 CVD 프로세스 또는 열산화 프로세스로 형성할 때에, 공동 영역 내에 유전체 영역을 형성해도 된다.
(제5 실시예)
도 18은 본 발명의 제5 실시예에 따른 복수의 메모리 셀을 도시하는 단면도이다. 도 18의 (a) 및 (b)는, 각각, 도 1의 선분 A-A'를 따라 취한 단면 및 선분 B-B'를 따라 취한 단면을 도시하는 단면도에 상당하는 단면도이다.
본 실시예가 제1 실시예와 다른 점은, 메모리 셀의 채널 길이 방향에서, 부유 게이트 전극(5)의 폭이, 메모리 셀의 높이 방향으로 변화되고, 또한, 부유 게이트 전극(5)의 저면보다 위의 영역과 부유 게이트 전극(5)의 상면보다 아래의 영역 사이의 거의 중간 위치에서, 최소로 되어 있는 것이다.
부유 게이트 전극(5)의 폭이 최소로 되는 위치 및 부유 게이트 전극(5)의 폭의 변화의 방법은, 제1 실시예와 마찬가지로, 다양한 형태를 취할 수 있다.
메모리 셀의 채널 길이 방향에서, 인접하는 부유 게이트 전극(5)의 상면간의 거리는, 종래의 부유 게이트 전극의 상면간의 거리와 같은 정도이다. 마찬가지로, 인접하는 부유 게이트 전극(5)의 하면간의 거리는, 종래의 부유 게이트 전극의 하면간의 거리와 같은 정도이다. 따라서, 본 실시예의 인접하는 부유 게이트 전극(5)간의 평균 거리는, 종래의 인접하는 부유 게이트 전극간의 평균 거리보다 길어진다.
인접하는 부유 게이트 전극(5)간의 평균 거리가 길어지면, 인접하는 부유 게이트 전극(5)간의 부유 용량이 저감된다. 따라서, 본 실시예에 따르면, 소자의 미세화를 진행시켜도, Yupin 효과로 불리는 셀간 간섭이 효과적으로 방지되며, 그 결과로서, 메모리 오동작이 발생하기 어려운 고집적도의 불휘발성 메모리를 실현할 수 있게 된다.
다음으로, 본 실시예의 복수의 메모리 셀의 제조 방법에 대하여, 도 19-도 24를 이용하여 설명한다. 이들의 각 도면의 (a) 및 (b)는, 각각, 도 1의 평면도의 선분 A-A' 및 선분 B-B'를 따라 취한 단면도에 상당한다.
우선, 도 19에 도시한 바와 같이, 원하는 불순물이 도핑된 실리콘 기판(1)의 표면에, 두께 10㎚의 터널 절연막(4)이 열산화법에 의해 형성되며, 그 후, 부유 게이트 전극으로 되는 두께 150㎚의 인이 도핑된 다결정 실리콘막(5)이, 실란 가스와 포스핀을 이용한 감압 CVD법에 의해, 터널 절연막(4) 상에 퇴적된다. 다결정 실리콘막(5)은, 제1 실시예와 마찬가지인 인의 농도 구배(농도 분포)를 갖는다.
다음으로, 도 19에 도시한 바와 같이, 다결정 실리콘막(5) 상에, CMP의 스토퍼로 되는 두께 50㎚의 실리콘 질화막(12), RIE의 마스크로 되는 두께 100㎚의 실리콘 산화막(13)이 감압 CVD법에 의해 순차적으로 퇴적된다.
다음으로, 도 19에 도시한 바와 같이, 소자 형성 영역을 피복하는 레지스트(도시 생략)를 마스크로 이용하여, RIE 프로세스에 의해 실리콘 산화막(13)이 에칭되어, 상기 레지스트의 패턴이 실리콘 산화막(13)에 전사된다.
다음으로, 도 19에 도시한 바와 같이, 상기 레지스트 마스크 및 실리콘 산화막(13)을 마스크로 이용하여, RIE 프로세스에 의해 실리콘 질화막(12), 다결정 실리콘막(5), 터널 절연막(4)이 순차적으로 에칭되며, 또한, 실리콘 기판(1)의 노출 영역도 에칭되어, 소자 분리홈(2)이 형성된다.
상기 RIE 프로세스 도중에서 상기 레지스트는 소멸되고, 그 후에는, 실리콘 산화막(13)이 RIE의 마스크로서 이용된다.
다음으로, 도 19에 도시한 바와 같이, 소자 분리홈(2)이 완전히 매립되도록, 소자 분리 절연막(3)으로 되는 두께 400㎚의 실리콘 산화막(CVD 산화막)이 플라즈마 CVD법에 의해 전면에 퇴적된다.
다음으로, 도 20에 도시한 바와 같이, 실리콘 질화막(12)을 CMP 스토퍼로 이용하여, CMP 프로세스에 의해, 상기 CVD 산화막의 불요 부분이 제거되어, 소정 형상의 소자 분리 절연막(3)이 얻어지고, 또한, 실리콘 산화막(RIE 마스크)(14)가 제거된다. 상기 CMP 프로세스는, 실리콘 질화막(12)이 노출될 때까지 행해지며, 또한, 표면이 평탄화될 때까지 행해진다.
다음으로, 도 21에 도시한 바와 같이, 인산 용액을 이용한 에칭에 의해, 실리콘 질화막(12)이 제거되며, 그 후, 소자 분리 절연막(실리콘 산화막)(3)의 상부가 희불산 용액을 이용한 웨트 에칭에 의해 제거되어, 부유 게이트 전극(5)의 측면의 상측이 노출된다.
다음으로, 도 22에 도시한 바와 같이, 전극간 절연막(7)으로 되는, 실리콘 산화막/실리콘 질화막/실리콘 산화막으로 이루어지는 두께 15㎚의 3층 구조의 절연막이, 감압 CVD법에 의해 전면에 형성된다.
다음으로, 도 22에 도시한 바와 같이, 제어 게이트 전극(6)으로 되는, 다결정 실리콘막/텅스텐 실리사이드막으로 이루어지는 두께 100㎚의 2층 구조의 도전막이, 감압 CVD법에 의해 상기 3층 구조의 절연막 상에 형성된다.
다음으로, RIE 마스크로 되는 두께 100㎚의 실리콘 질화막이, 감압 CVD법에 의해 상기 2층 구조의 도전막 상에 형성된다.
다음으로, 상기 실리콘 질화막 상에 레지스트 마스크가 형성되며, 그 레지스트 마스크를 마스크로 이용하여 상기 실리콘 질화막이 RIE 프로세스에 의해 에칭되어, 도 22에 도시한 바와 같이, 게이트 구조부에 대응한 패턴을 갖는 실리콘 질화막(8)이 얻어진다.
다음으로, 상기 레지스트 마스크 및 실리콘 질화막(8)을 마스크로 이용하여, RIE 프로세스에 의해, 상기 3층 구조의 절연막, 상기 2층 구조의 도전막, 부유 게이트 전극(5), 터널 절연막(4)이 순차적으로 에칭되어, 도 22에 도시한 바와 같이, 워드선 방향의 슬릿부(15)가 형성된다. 이에 의해, 부유 게이트 전극(5) 및 제어 게이트 전극(6)의 형상이 확정된다.
다음으로, 도 23에 도시한 바와 같이, 열산화법에 의해, 실리콘이 노출된 실리콘 기판 및 부유 게이트 전극(5)의 표면에, 실리콘 산화막(14a, 14b)이 형성된다.
인이 도핑된 다결정 실리콘막(5)의 측벽 상의 실리콘 산화막(14b)의 두께는, 인 농도가 높은 영역일 수록 두껍고, 인 농도가 가장 높은 두께 방향의 거의 중간 위치에서는 10㎚이다.
이러한 막 두께 분포를 갖는 실리콘 산화막(14b)이 형성되는 이유는, 다결정 실리콘막(5)의 측벽 상에서는, 인에 의한 증속 산화가 발생하기 때문이다.
다음으로, 도 24에 도시한 바와 같이, 희불산 용액을 이용한 웨트 에칭에 의해, 실리콘 산화막(14a, 14b)이 제거된다.
그 결과, 메모리 셀의 채널 길이 방향에서, 부유 게이트 전극(5)의 저면보다 위의 영역과 부유 게이트 전극(5)의 상면보다 아래의 영역 사이의 거의 중간 위치에서 폭이 최소로 되며, 또한, 부유 게이트 전극(5)의 폭이 최소로 되는 위치로부터 부유 게이트 전극(5)의 상면 및 하면을 향하여, 폭이 비선형으로 증가하는 부유 게이트 전극(5)이 얻어진다.
이 후, 제1 실시예와 마찬가지로, 열산화법 및 CVD법을 이용하여 실리콘 산화막(전극 측벽 산화막)(9)이 형성되며, 이온 주입 및 어닐링을 이용하여 소스/드레인 영역(11)이 형성되고, 그리고, 층간 절연막으로서의 BPSG막(10)이 감압 CVD법에 의해 형성되어, 도 18에 도시한 메모리 셀이 얻어진다. 그 후, 배선층 등의 공정이 계속되어, 불휘발성 메모리가 완성된다.
(제6 실시예)
도 25는 본 발명의 제6 실시예에 따른 복수의 메모리 셀을 도시하는 단면도이다. 이것은, 도 2의 (a)에 상당하는 채널 길이 방향의 단면도이다.
본 실시예가 제5 실시예와 다른 점은, 부유 게이트 전극(5)과 대향하는 부분의 터널 절연막(4)의 면적이, 부유 게이트 전극(5)과 대향하는 부분의 전극간 절연막(7)의 면적보다 작은 것에 있다.
또한, 부유 게이트 전극(5)의 폭의 메모리 셀의 높이 방향의 분포는, 부유 게이트 전극(5)의 저면으로부터 일정 이상 떨어진 위치 P1에서 극대를 나타내고, 또한 그 위의 위치 P2(부유 게이트 전극(5)의 폭이 최소로 되는 위치)에서 극소를 나타내는 분포를 갖고 있다.
본 실시예에 따르면, 제5 실시예에서 설명한 효과 외에, 이하와 같은 효과도 얻어진다. 즉, 본 실시예에 따르면, 부유 게이트 전극(5)과 대향하는 부분의 터널 절연막(4)의 면적이, 부유 게이트 전극(5)과 대향하는 부분의 전극간 절연막(7)의 면적보다 작게 되어 있기 때문에, 커플링비의 증가에 의한 동작 전압의 저감화를 실현할 수 있다.
본 실시예의 복수의 메모리 셀의 제조 방법은, 제5 실시예의 그것을 약간 변경한 것으로 된다.
즉, 본 실시예가 제5 실시예의 그것과 다른 점은, 도 23의 공정에서, 희불산 용액을 이용한 웨트 에칭의 시간을 길게 하여, 터널 절연막(4)의 단부를 채널 길이 방향으로 약 10㎚ 정도 에칭에 의해 제거하고, 그 후, 다시 열산화를 행하는 것에 있다.
또한, 제1-제6 실시예에서는, 채널 폭 방향 및 채널 길이 방향의 한쪽에서, 부유 게이트 전극(5)의 폭이, 불휘발성 메모리 셀의 높이 방향으로 변화되고, 또한, 부유 게이트 전극(5)의 저면보다 위의 영역과 부유 게이트 전극(5)의 상면보다 아래의 영역 사이에서, 최소로 되어 있는 메모리 셀 구조에 대하여 설명하였지만, 채널 폭 방향 및 채널 길이 방향의 양방에서, 부유 게이트 전극(5)의 폭이 상기한 바와 같이 변화되어 있어도 상관없다.
(제7 실시예)
도 26은 본 발명의 제7 실시예에 따른 복수의 메모리 셀을 도시하는 단면도이다. 이것은 도 2의 (a)에 상당하는 채널 길이 방향의 단면도이다.
본 실시예가 제1 실시예와 다른 점은, 전극간 절연막(7)이, 제1 유전체 영역(71) 및 그 제1 유전체 영역(71)보다 유전율이 낮은 제2 유전체 영역(72)을 포함하고, 메모리 셀의 채널 길이 방향에서, 제2 유전체 영역(72)이, 불휘발성 메모리 셀의 채널 길이 방향의 제1 유전체 영역(71)의 단부에 형성되어 있는 것이다.
제1 유전체 영역(71)은 예를 들면 알루미나 또는 탄탈 산화물로 구성되며, 제2 유전체 영역(72)은 예를 들면 실리콘 산화물(SiO2), 실리콘 질화물(SiN) 또는 실리콘 산화 질화물(SiON)로 구성되어 있다. 그러나, 제1-제6 실시예와 마찬가지로, 부유 게이트 전극(5)의 폭을 변화시켜도 상관없다.
부유 게이트 전극(5)의 폭은, 메모리 셀의 채널 길이 방향 및 채널 폭 방향중 어느 것에서도, 메모리 셀의 높이 방향으로 변화되어 있지 않다.
메모리 셀의 미세화가 진행될수록, 부유 게이트 전극(5)간의 대향 거리 L2는 짧아진다. 대향 거리 L2가 짧아질수록, 도 27의 (a)에 도시한 바와 같이, 인접하는 부유 게이트 전극(84)의 상면간의 부유 용량 C1은 일반적으로는 커진다.
그러나, 본 실시예의 경우, 부유 게이트 전극(5)의 단부의 상면 상에, 저유전율의 제2 유전체 영역(72)이 존재하기 때문에, 메모리 셀의 미세화를 진행시켜도, 부유 용량 C1의 증가가 효과적으로 억제된다. 인접하는 부유 게이트 전극(5)의 측벽간의 부유 용량 C2(도 27의 (b))는 종래와 다르지 않다.
본 실시예에 따르면, 소자의 미세화를 진행시켜도, 메모리 오동작의 원인이 되는, Yupin 효과로 불리는 셀간 간섭이 방지되며, 그 결과로서, 메모리 오동작이 발생하기 어려운 고집적도의 불휘발성 메모리를 실현할 수 있게 된다.
본 실시예의 메모리 셀의 제조 방법은 이하와 같다. 우선, 제6 실시예의 도 19-도 22까지의 공정이 행해진다. 전극간 절연막(7)(본 실시예의 제1 유전체 영역(71)에 상당)은, 예를 들면 알루미나막 또는 탄탈 산화막이다.
다음으로, RIE 프로세스 또는 웨트 에칭에 의해, 전극간 절연막(7)의 단부가 채널 길이 방향으로 소정량(제2 유전체 영역(72)의 폭에 상당하는 치수)만큼 제거되어, 제1 유전체 영역(71)이 형성된다.
그 후, CVD 프로세스에 의해, 전극간 절연막(7)이 제거된 영역 내에, 실리콘 산화물 등의 저유전율의 유전체가 매립됨으로써, 제2 유전체 영역(72)이 얻어진다.
이 후, 주지의 공정, 즉, 전극 측벽 산화막(9)을 형성하는 공정, 소스/드레인 영역(11)을 형성하는 공정, BPSG막(층간 절연막)(10)을 형성하는 공정 등을 거쳐, 도 26에 도시한 메모리 셀이 얻어진다. 그 후, 배선층 등의 공정이 계속되어, 불휘발성 메모리가 완성된다.
또한, 전극간 절연막(7)이 제거된 영역 내를 BPSG막(층간 절연막)(10)으로 매립함으로써도, 제2 유전체 영역(72)을 형성하는 것이 가능하다. 이 경우, 전극간 절연막(7)이 제거된 영역 내를 실리콘 산화물 등의 유전체로 매립하는 공정을 생략할 수 있기 때문에, 프로세스의 간략을 도모할 수 있다.
(제8 실시예)
도 28은 본 발명의 제8 실시예에 따른 복수의 메모리 셀을 도시하는 단면도이다. 이것은, 도 2의 (b)에 상당하는 채널 폭 방향의 단면도이다.
본 실시예가 제7 실시예와 다른 점은, 부유 게이트 전극(5)(5a, 5b)과 대향하는 부분의 터널 절연막(4)의 면적이, 부유 게이트 전극(5)과 대향하는 부분의 전극간 절연막(7)의 면적보다 작은 것에 있다.
본 실시예에 따르면, 제7 실시예에서 설명한 효과 외에, 이하와 같은 효과도 얻어진다. 즉, 본 실시예에 따르면, 부유 게이트 전극(5)과 대향하는 부분의 터널 절연막(4)의 면적이, 부유 게이트 전극(5)과 대향하는 부분의 전극간 절연막(7)의 면적보다 작게 되어 있기 때문에, 커플링비의 증가에 의한 동작 전압의 저감화를 실현할 수 있다.
본 실시예의 복수의 메모리 셀의 제조 방법은, 부유 게이트 전극(5a, 5b)의 형성 공정을 제외하고, 제7 실시예의 그것과 동일하다. 부유 게이트 전극(5a, 5b)의 형성 공정은 이하와 같다.
즉, 부유 게이트 전극(5a, 5b)의 형성 공정은, 제5 실시예의 도 21의 공정과 같이, 부유 게이트 전극(5)(본 실시예의 부유 게이트 전극(5a)에 상당)을 형성하는 공정과, 소자 분리 절연막(3) 및 부유 게이트 전극(5a)을 포함하는 영역 상에 다결정 실리콘막을 형성하는 공정과, 포토리소그래피 및 에칭에 의해 상기 다결정 실리콘막을 가공하여, 그 다결정 실리콘막으로 이루어지는 부유 게이트 전극(5b)을 형성하는 공정을 포함한다.
또한, 본 발명은 상기 실시예 그 자체로 한정되는 것이 아니라, 실시 단계에 서는 그 요지를 일탈하지 않는 범위에서 구성 요소를 변형하여 구체화할 수 있다. 또한, 상기 실시예에 개시되어 있는 복수의 구성 요소의 적당한 조합에 의해, 다양한 발명을 형성할 수 있다. 예를 들면, 실시예로 나타내는 전구성 요소로부터 몇개의 구성 요소를 삭제해도 된다. 또한, 다른 실시예에 관계되는 구성 요소를 적절하게 조합해도 된다. 그 밖에, 본 발명의 요지를 일탈하지 않는 범위에서, 다양하게 변형하여 실시할 수 있다.
이상 상설한 바와 같이 본 발명에 따르면, 미세화에 수반되는 부유 게이트 전극간의 부유 용량의 증가를 억제할 수 있는 불휘발성 메모리 셀을 구비한 반도체 장치 및 그 제조 방법을 실현할 수 있게 된다.

Claims (14)

  1. 반도체 기판과,
    상기 반도체 기판 상에 형성된 불휘발성 메모리 셀
    을 구비하여 이루어지는 반도체 장치로서,
    상기 불휘발성 메모리 셀은,
    상기 반도체 기판 상에 형성된 터널 절연막과,
    상기 터널 절연막 상에 형성된 부유 게이트 전극과,
    상기 부유 게이트 전극의 상방에 형성된 제어 게이트 전극과,
    상기 제어 게이트 전극과 상기 부유 게이트 전극 사이에 형성된 전극간 절연막을 포함하고,
    상기 불휘발성 메모리 셀의 채널 폭 방향 또는 채널 길이 방향에서, 상기 부유 게이트 전극의 폭은, 상기 불휘발성 메모리 셀의 높이 방향으로 변화되고, 또한, 상기 부유 게이트 전극의 저면보다 위의 영역과 상기 부유 게이트 전극의 상면보다 아래의 영역 사이에서, 최소로 되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 부유 게이트 전극의 저면보다 위의 영역과 상기 부유 게이트 전극의 상면보다 아래의 영역 사이의 거의 중간 위치에서, 상기 부유 게이트 전극의 폭은 최소로 되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 부유 게이트 전극의 폭이 최소로 되는 위치로부터 상기 부유 게이트 전극의 상면 및 하면을 향하여, 각각, 상기 부유 게이트 전극의 폭이 증가되는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 부유 게이트 전극의 폭은 비선형으로 증가되는 것을 특징으로 하는 반도체 장치.
  5. 제1항 또는 제2항에 있어서,
    상기 부유 게이트 전극의 상면 및 측면 중, 상기 부유 게이트 전극의 상면이 상기 전극간 절연막으로 피복되어 있는 것을 특징으로 하는 반도체 장치.
  6. 반도체 기판과,
    상기 반도체 기판 상에 형성된 불휘발성 메모리 셀
    을 구비하여 이루어지는 반도체 장치로서,
    상기 불휘발성 메모리 셀은,
    상기 반도체 기판 상에 형성된 터널 절연막과,
    상기 터널 절연막 상에 형성된 부유 게이트 전극과,
    상기 부유 게이트 전극의 상방에 형성된 제어 게이트 전극과,
    상기 제어 게이트 전극과 상기 부유 게이트 전극 사이에 형성된 전극간 절연막
    을 포함하고,
    상기 전극간 절연막은, 제1 유전체 영역 및 상기 제1 유전체 영역보다 유전율이 낮은 제2 유전체 영역을 포함하고, 상기 제2 유전체 영역은, 상기 불휘발성 메모리 셀의 채널 길이 방향의 상기 제1 유전체 영역의 단부에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제1항, 제2항 및 제6항 중 어느 한 항에 있어서,
    상기 부유 게이트 전극과 대향하는 부분의 상기 터널 절연막의 면적은, 상기 부유 게이트 전극과 대향하는 부분의 상기 전극간 절연막의 면적보다 작은 것을 특징으로 하는 반도체 장치.
  8. 반도체 기판과,
    상기 반도체 기판 상에 형성된 불휘발성 메모리 셀
    을 구비하여 이루어지는 반도체 장치로서,
    상기 불휘발성 메모리 셀은,
    상기 반도체 기판 상에 형성된 터널 절연막과,
    상기 터널 절연막 상에 형성되며, 공동 영역 및 절연체 영역 중의 적어도 한 쪽을 포함하는 부유 게이트 전극과,
    상기 부유 게이트 전극의 상방에 형성된 제어 게이트 전극과,
    상기 제어 게이트 전극과 상기 부유 게이트 전극 사이에 형성된 전극간 절연막
    을 포함하는 것을 특징으로 하는 반도체 장치.
  9. 반도체 기판과,
    상기 반도체 기판의 표면에 형성되며, 소자 분리홈을 포함하는 소자 분리 영역과,
    상기 반도체 기판 상에 형성된 불휘발성 메모리 셀로서, 터널 절연막과, 상기 터널 절연막 상에 형성된 부유 게이트 전극과, 상기 부유 게이트 전극의 상방에 형성된 제어 게이트 전극과, 상기 제어 게이트 전극과 상기 부유 게이트 전극 사이에 형성된 전극간 절연막을 포함하는 불휘발성 메모리 셀
    을 구비하여 이루어지는 반도체 장치의 제조 방법으로서,
    상기 반도체 기판 상에 상기 터널 절연으로 되는 절연막을 형성하는 공정과,
    상기 부유 게이트 전극으로 되는 반도체막으로서, 저면보다 위의 영역과 상면보다 아래의 영역 사이에서 산화 속도가 최대로 되는 측면을 포함하는 반도체막을 상기 절연막 상에 형성하는 공정과,
    상기 반도체막, 상기 절연막 및 상기 반도체 기판을 에칭하여, 상기 소자 분리홈을 형성하는 공정과,
    상기 소자 분리홈을 형성하는 공정에서 노출된 상기 반도체막의 표면을 산화하여, 상기 반도체막의 표면에 산화막을 형성하는 공정과,
    상기 산화막을 제거하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 반도체막은 도우펀트를 포함하고, 상기 도우펀트의 농도는 상기 반도체막의 저면보다 위의 영역과 상기 반도체막의 상면보다 아래의 영역 사이의 측면에서 최대로 되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 반도체 기판과,
    상기 반도체 기판의 표면에 형성되며, 소자 분리홈을 포함하는 소자 분리 영역과,
    상기 반도체 기판 상에 형성된 불휘발성 메모리 셀로서, 터널 절연막과, 상기 터널 절연막 상에 형성된 부유 게이트 전극과, 상기 부유 게이트 전극의 상방에 형성된 제어 게이트 전극과, 상기 제어 게이트 전극과 상기 부유 게이트 전극 사이에 형성되며, 전극간 절연막을 포함하는 불휘발성 메모리 셀
    을 구비하여 이루어지는 반도체 장치의 제조 방법으로서,
    상기 반도체 기판 상에 상기 터널 절연으로 되는 절연막, 상기 부유 게이트 전극으로 되는 반도체막을 순차적으로 형성하는 공정과,
    상기 반도체막, 상기 절연막 및 상기 반도체 기판을 에칭하여, 상기 소자 분리홈을 형성하는 공정과,
    상기 소자 분리홈의 내부에 소자 분리 절연막을 형성하는 공정과,
    상기 소자 분리 절연막 및 상기 반도체막을 포함하는 영역 상에, 상기 전극간 절연막의 일부를 구성하는 제1 유전체 영역, 제어 게이트 전극을 순차적으로 형성하는 공정과,
    상기 제1 유전체 영역의 노출 표면을 가로 방향으로 소정량만큼 에칭하여 발생한 공동 영역 내에, 상기 제1 유전체 영역보다 유전율이 낮은, 상기 전극간 절연막의 일부를 구성하는 제2 유전체 영역을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 반도체 기판과,
    상기 반도체 기판의 표면에 형성되며, 소자 분리홈을 포함하는 소자 분리 영역과,
    상기 반도체 기판 상에 형성된 불휘발성 메모리 셀로서, 터널 절연막과, 상기 터널 절연막 상에 형성된 부유 게이트 전극과, 상기 부유 게이트 전극의 상방에 형성된 제어 게이트 전극과, 상기 제어 게이트 전극과 상기 부유 게이트 전극 사이에 형성된 전극간 절연막을 포함하는 불휘발성 메모리 셀
    을 구비하여 이루어지는 반도체 장치의 제조 방법으로서,
    상기 반도체 기판 상에 상기 터널 절연으로 되는 절연막, 상기 부유 게이트 전극의 일부를 구성하는 제1 반도체막, 연마 스토퍼막을 순차적으로 형성하는 공정과,
    상기 제1 반도체막, 상기 절연막, 상기 반도체 기판 및 상기 연마 스토퍼막을 에칭하여, 상기 소자 분리홈을 형성하는 공정과,
    상기 소자 분리홈의 내부를 매립하도록, 상기 소자 분리홈 및 상기 연마 스토퍼막을 포함하는 영역 상에 소자 분리 절연막을 형성하는 공정과,
    상기 연마 스토퍼막을 스토퍼로 이용하여 상기 소자 분리홈의 표면을 연마하여, 상기 소자 분리홈의 외부의 상기 소자 분리 절연막을 제거하는 공정과,
    상기 연마 스토퍼막을 제거하는 공정과,
    상기 연마 스토퍼막을 제거하여 발생한 오목부의 내부를 매립하도록, 상기 소자 분리 절연막 및 상기 제1 반도체막을 포함하는 영역 상에, 상기 부유 게이트 전극의 일부를 구성하는, 내부에 공동을 포함하는 제2 반도체막을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 제2 반도체막을 형성하는 공정은, 상기 영역 상에 상기 제2 반도체막이 컨포멀하게 퇴적되는 조건에서 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제12항 또는 제13항에 있어서,
    상기 제2 반도체막을 형성하는 공정 후에, 상기 전극간 절연막을 열산화 프로세스 또는 감압 CVD 프로세스에 의해 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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