JP2008071827A - 不揮発性半導体メモリ及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 58
- 238000004519 manufacturing process Methods 0.000 title claims description 26
- 238000000034 method Methods 0.000 title description 27
- 239000000758 substrate Substances 0.000 claims abstract description 50
- 238000002955 isolation Methods 0.000 claims abstract description 22
- 239000003963 antioxidant agent Substances 0.000 claims description 18
- 230000003078 antioxidant effect Effects 0.000 claims description 18
- 230000003647 oxidation Effects 0.000 claims description 12
- 238000007254 oxidation reaction Methods 0.000 claims description 12
- 230000003071 parasitic effect Effects 0.000 abstract description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 14
- 229920005591 polysilicon Polymers 0.000 description 14
- 239000007800 oxidant agent Substances 0.000 description 12
- 230000006866 deterioration Effects 0.000 description 11
- 239000010410 layer Substances 0.000 description 11
- 238000010586 diagram Methods 0.000 description 10
- 230000001590 oxidative effect Effects 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 7
- 239000000463 material Substances 0.000 description 7
- 229910021332 silicide Inorganic materials 0.000 description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 241000293849 Cordylanthus Species 0.000 description 3
- 230000003064 anti-oxidating effect Effects 0.000 description 3
- 239000000470 constituent Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- AIRCTMFFNKZQPN-UHFFFAOYSA-N AlO Inorganic materials [Al]=O AIRCTMFFNKZQPN-UHFFFAOYSA-N 0.000 description 1
- 229910003855 HfAlO Inorganic materials 0.000 description 1
- 229910004129 HfSiO Inorganic materials 0.000 description 1
- 229910016006 MoSi Inorganic materials 0.000 description 1
- 229910005883 NiSi Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910008812 WSi Inorganic materials 0.000 description 1
- 229910006501 ZrSiO Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Power Engineering (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
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Abstract
【課題】メモリセルトランジスタのチャネル端に寄生素子が発生するのを抑制できる。
【解決手段】本発明の例の不揮発性半導体メモリは、半導体基板1と、半導体基板1内に形成されるSTI構造の素子分離絶縁層と、素子分離絶縁層間のチャネル領域と、チャネル領域上のゲート絶縁膜2と、ゲート絶縁膜2上の浮遊ゲート電極3と、浮遊ゲート電極3上の中間絶縁膜5と、中間絶縁膜5上の制御ゲート電極6とを具備し、素子分離絶縁層は、半導体基板の凹部の底面及び側面に形成される熱酸化膜7と、熱酸化膜7上に形成され、凹部を満たすSTI絶縁膜8とから構成され、浮遊ゲート電極3のチャネル幅方向の寸法W1は、チャネル幅の寸法W2よりも広いことを備える。
【選択図】図1
【解決手段】本発明の例の不揮発性半導体メモリは、半導体基板1と、半導体基板1内に形成されるSTI構造の素子分離絶縁層と、素子分離絶縁層間のチャネル領域と、チャネル領域上のゲート絶縁膜2と、ゲート絶縁膜2上の浮遊ゲート電極3と、浮遊ゲート電極3上の中間絶縁膜5と、中間絶縁膜5上の制御ゲート電極6とを具備し、素子分離絶縁層は、半導体基板の凹部の底面及び側面に形成される熱酸化膜7と、熱酸化膜7上に形成され、凹部を満たすSTI絶縁膜8とから構成され、浮遊ゲート電極3のチャネル幅方向の寸法W1は、チャネル幅の寸法W2よりも広いことを備える。
【選択図】図1
Description
本発明は、不揮発性半導体メモリ及びその製造方法に関する。
電子機器に搭載される不揮発性半導体メモリとして、例えば、NAND型或いはNOR型のフラッシュメモリが広く用いられている。
フラッシュメモリを構成するメモリセルトランジスタは、その特性の改善のため、様々な構造の素子及びそれらを得るための製造方法(例えば、特許文献1参照)が提案されており、近年では、小型化及び集積化のため、メモリセルトランジスタの微細化が進んでいる。
しかし、微細化が進むにつれ、これまで問題にならなかった物理的効果が顕在化する傾向にあり、メモリセルトランジスタの特性劣化及び信頼性の低下の要因となっている。
その一つとして、メモリセルトランジスタのチャネル端の構造に起因する特性劣化が挙げられる。
素子分離領域に素子分離絶縁層を形成した後に、アクティブ領域に浮遊ゲート電極を形成する場合、チャネル幅方向の浮遊ゲート電極のゲート端が、半導体基板側へ落ち込む。それゆえ、その落ち込みにより、ゲート端の寄生トランジスタ効果が顕著になり、それに起因するキンク特性が発生する。
また、ゲート絶縁膜(トンネル酸化膜)が、浮遊ゲート電極の落ち込みにより、浮遊ゲート電極に対して、凸形状を有する構造になる。
それゆえ、書き込み/消去時のFNトンネル電流が、ゲート端に集中し、ゲート絶縁膜(トンネル酸化膜)の劣化を引き起こす。
一方、浮遊ゲート材をゲート絶縁膜(トンネル酸化膜)上に堆積した後に、浮遊ゲート電極と素子分離絶縁溝とを自己整合的に形成する場合、後に行う酸化工程により、浮遊ゲートのチャネル幅方向の側面及びチャネル部のシリコンの側面が酸化され、浮遊ゲートの酸化レートの方が速いため、浮遊ゲート電極の幅方向の寸法が、チャネル幅よりも狭くなる。
それゆえ、チャネル端での電界が弱くなるため、寄生トランジスタがチャネル端に発生し、メモリセルトランジスタの特性を悪化させる。
また、この浮遊ゲート電極の製造方法においては、メモリセルトランジスタのカップリング比を向上させるために、制御ゲート電極が、中間絶縁膜を介して、浮遊ゲート電極の側面を覆う構造となっている。そのため、制御ゲート電極が、ゲート絶縁膜(トンネル酸化膜)の近傍まで接近する。
それゆえ、制御ゲート電極の電位が、チャネル端の電界に影響を及ぼし、メモリセルトランジスタの特性を悪化させる。
特開2006−186073
本発明の例は、メモリセルトランジスタのチャネル端に寄生素子が発生するのを抑制する技術を提案する。
本発明の例に関わる不揮発性半導体メモリは、半導体基板と、前記半導体基板内に形成されるSTI構造の素子分離絶縁層と、前記素子分離絶縁層間のチャネル領域と、前記チャネル領域上のゲート絶縁膜と、前記ゲート絶縁膜上の浮遊ゲート電極と、前記浮遊ゲート電極上の中間絶縁膜と、前記中間絶縁膜上の制御ゲート電極とを具備し、前記素子分離絶縁層は、前記半導体基板の凹部の底面及び側面に形成される熱酸化膜と、前記熱酸化膜上に形成され、前記凹部を満たすSTI絶縁膜とから構成され、前記浮遊ゲート電極のチャネル幅方向の寸法は、前記チャネル幅の寸法よりも広いことを備える。
本発明の例に関わる不揮発性半導体メモリの製造方法は、半導体基板表面に形成されたゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に浮遊ゲート電極を形成する工程と、前記浮遊ゲート電極のチャネル幅方向の側面に酸化防止膜を形成する工程と、前記浮遊ゲート電極をマスクにして前記半導体基板内に凹部を形成する工程と、熱酸化により前記凹部の底面及び側面に熱酸化膜を形成する工程と、前記熱酸化膜上にSTI絶縁膜を形成し、前記凹部を満たす工程と、前記浮遊ゲート電極上に中間絶縁膜を形成する工程と、前記中間絶縁膜上に制御ゲート電極を形成する工程とを備える。
本発明の例によれば、メモリセルトランジスタのチャネル端に寄生素子が発生するのを抑制できる。
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
1. 概要
本発明の例は、メモリセルトランジスタのチャネル幅方向の断面構造において、浮遊ゲート電極のチャネル幅方向の寸法が、チャネル領域のチャネル幅よりも広い。さらに、浮遊ゲート電極の端部が、半導体基板側へ落ち込むことがなく、浮遊ゲート電極の下面が対向するチャネル領域の上面に対して平坦である。また、メモリセルトランジスタの制御ゲート電極がチャネル領域と自己整合的に離れる。
本発明の例は、メモリセルトランジスタのチャネル幅方向の断面構造において、浮遊ゲート電極のチャネル幅方向の寸法が、チャネル領域のチャネル幅よりも広い。さらに、浮遊ゲート電極の端部が、半導体基板側へ落ち込むことがなく、浮遊ゲート電極の下面が対向するチャネル領域の上面に対して平坦である。また、メモリセルトランジスタの制御ゲート電極がチャネル領域と自己整合的に離れる。
したがって、チャネル端の寄生素子に起因するメモリセルトランジスタの特性劣化を抑制することができる。
この構造を得るため、チャネル領域となる半導体基板のチャネル幅方向側面に、酸化剤が熱拡散されることにより得られる熱酸化膜が形成される。
上記の構造の製造方法として、浮遊ゲート電極のチャネル幅方向側面に酸化防止膜が形成された後に、半導体基板内に素子分離溝が形成される。それにより、浮遊ゲート電極を構成するポリシリコン膜の側面は酸化防止膜に覆われ、チャネル領域となる半導体基板の底面及び側面はシリコンが露出する構造となる。その後、基板全面に対して、熱酸化が行われる。
浮遊ゲート電極のチャネル幅方向の側面は、酸化防止膜により、熱酸化膜は形成されない。一方、チャネル領域となる半導体基板においては、酸化剤が、露出した半導体基板表面から内部方向へと拡散し、熱酸化膜が半導体基板表面から内部にかけて形成される。よって、チャネル幅は、熱酸化膜の形成により狭くなる。
それゆえ、浮遊ゲート電極のチャネル幅の寸法を限定する加工を行った後に、チャネル幅の寸法を狭くするための熱酸化を行うことにより、浮遊ゲート電極のチャネル幅方向の寸法が、チャネル幅の寸法よりも広くでき、さらに、浮遊ゲート電極の端部が、半導体基板側へ落ち込むことがなく、浮遊ゲート電極の下面が対向するチャネル領域の上面に対して平坦な構造を有するメモリセルトランジスタを作製することができる。
したがって、チャネル端の寄生素子に起因するメモリセルトランジスタの特性劣化を抑制することができる。
2. 実施の形態
次に、最良と思われる実施の形態について説明する。
次に、最良と思われる実施の形態について説明する。
(1) 実施の形態
(a)構造
図1は、本実施の形態におけるメモリセルトランジスタの構造を示す。
(a)構造
図1は、本実施の形態におけるメモリセルトランジスタの構造を示す。
図1(a)は、本実施の形態のメモリセルトランジスタの平面図を示す。
図1(b)は、図1(a)のb−b線に沿う断面を示す図であり、メモリセルトランジスタのチャネル長方向の断面を示す。また、図1(c)は、図1(a)のc−c線に沿う断面を示す図であり、チャネル幅方向の断面を示す。
半導体基板1の表面領域は、素子分離領域と、それにより取り囲まれ、素子が形成されるアクティブ領域(素子領域)から構成される。この半導体基板1は、例えば、シリコン基板である。
素子分離領域には、例えば、STI(Shallow Trench Isolation)構造の、STI絶縁膜8が形成される。
また、アクティブ領域には、浮遊ゲート電極3と制御ゲート電極6からなる積層ゲート構造のメモリセルトランジスタが形成される。
浮遊ゲート電極3は、アクティブ領域に形成されるゲート絶縁膜(トンネル酸化膜)2上に形成される。
浮遊ゲート電極3のチャネル幅方向の側面は、酸化防止膜となるSiN膜4が形成される。
また、浮遊ゲート電極3は、その上面及びチャネル幅方向の側面が、中間絶縁膜5により覆われる構造となる。そのため、浮遊ゲート電極3の側面は、SiN膜4を介して、中間絶縁膜5に覆われる構造となる。
制御ゲート電極6は、ポリシリコン膜6Aと、例えば、WSi、NiSi、MoSiなどのシリサイド膜6Bとの2層構造を有する。この制御ゲート電極6は、ワード線として機能する。
尚、ポリシリコン膜6Aとシリサイド膜6Bからなる2層構造の制御ゲート電極に限定されず、例えば、ポリシリコン膜6Aのみの1層構造の制御ゲート電極でも良い。
また、拡散層9が、メモリセルトランジスタのソース/ドレイン領域として、半導体基板1内に形成される。
上記のメモリセルトランジスタのゲート構造に加え、熱酸化膜7が、チャネル領域となる半導体基板1のチャネル幅方向の側面に形成される。そのため、半導体基板1内に形成される素子分離溝には、熱酸化膜7とSTI絶縁膜8が形成されている。
熱酸化膜7は、酸化防止膜4が浮遊ゲート電極3のチャネル幅方向の側面に形成され、さらに、素子分離溝の形成により、チャネル領域となる半導体基板1のチャネル幅方向の側面を露出させた後、その露出した表面に対して、熱酸化工程により酸化剤が半導体基板1内に拡散されることで形成される。
酸化剤の熱拡散時には、浮遊ゲート電極3のチャネル幅方向の側面は、酸化防止膜4に覆われており、浮遊ゲート電極3を構成するポリシリコン膜中への酸化剤の拡散は生じない。また、浮遊ゲート電極3の上面は、ゲート加工時のマスク材に覆われているため、浮遊ゲート電極3上面からの酸化剤の拡散も生じない。
それゆえ、熱酸化膜7が、酸化剤の拡散により、半導体基板1側面内に形成されることで、チャネル領域が浮遊ゲート電極3に比較してチャネル幅方向に後退することとなる。
よって、図1(c)に示すチャネル幅方向断面のように、浮遊ゲート電極3のチャネル幅方向の寸法W1が、チャネル幅の寸法W2よりも広い構造となる。
図2は、図1(c)に示すII部分(浮遊ゲート電極3側面)の拡大図を示す。本実施の形態において、中間絶縁膜5は、例えば、SiO2膜5A、SiN膜5B、SiO2膜5Cの三層構造、いわゆる、ONO膜を用いたものとする。
図2に示すように、SiO2膜5Aは、浮遊ゲート電極3の側面においては、酸化防止膜であるSiN膜4上に形成される。それゆえ、浮遊ゲート電極3の側面は、SiN膜4を介して、中間絶縁膜5に覆われているため、実質的に、酸化防止膜4と中間絶縁膜5からなる四層構造のNONO膜に覆われる構造となる。その一方、浮遊ゲート電極3の上面は、中間絶縁膜5であるONO膜のみに覆われる。
尚、中間絶縁膜5は、ONO膜に限定されず、例えば、HfAlO、AlO、HfSiO、ZrSiO等の高誘電体膜を用いた単層膜或いは多層膜であってもよい。
制御ゲート電極6は、中間絶縁膜5を介して、浮遊ゲート電極3の上面及びチャネル幅方向の側面を覆うように形成される。
また、STI絶縁膜8の表面が、浮遊ゲート電極3の側面の下部を覆っている。
上記のように、浮遊ゲート電極3のチャネル幅方向の寸法W1を、チャネル幅の寸法W2よりも広くするために、チャネル領域となる半導体基板1のチャネル幅方向側面に、チャネル領域を後退させるための熱酸化膜7を形成する方法を用いることで、浮遊ゲート電極3の端部が、基板方向へ落ち込まない。
それゆえ、チャネル端に発生する寄生トランジスタによるメモリセルトランジスタの特性の悪化を防ぐことができる。
また、その落ち込みにより、ゲート絶縁膜(トンネル酸化膜)2が、浮遊ゲート電極3に対して、凸型の構造となることもない。それゆえ、書き込み/消去時のFNトンネル電流が、ゲート端に集中することがなく、ゲート絶縁膜(トンネル酸化膜)2の劣化を防ぐことができる。
さらに、本実施の形態に示す構造においては、チャネル幅の寸法W2が狭くなるため、制御ゲート電極6とチャネル領域との距離が自己整合的に離れる構造となる。
それゆえ、データの読み出し時のように、制御ゲート電極6の電位が、浮遊ゲート電極3の電位よりも高くなる場合においても、制御ゲート電極6の電位が、チャネル端の電界に影響を及ぼすことがない。
したがって、メモリセルトランジスタのRead Disturb特性及びRetention特性が悪化するのを、抑制することができる。
以下に、上記の効果を得るために必要な熱酸化膜7の膜厚について説明する。
酸化防止膜4は、酸化剤が浮遊ゲート電極3に拡散するのを防ぐために、少なくとも、5nmの膜厚で形成される必要がある。
このとき、熱酸化膜7は、酸化防止膜4の膜厚分である5nmに加え、図2に示す寸法Aの分だけ、半導体基板1内にさらに形成されなければならない。この寸法Aは、少なくとも、4nm必要となる。
また、熱酸化膜7が、酸化剤の熱拡散により形成される場合、酸化される部分の体積膨張が生じる。この膨張により半導体基板1内部方向へ形成される熱酸化膜7の膜厚の割合は、熱酸化膜7の全膜厚の45%となる。
それゆえ、チャネル領域を浮遊ゲート電極3よりもチャネル幅方向に所望の寸法A分だけ後退させるには、熱酸化膜7は、少なくとも、20nmの厚みが必要となる。
また、図2に示すように、熱酸化膜7を形成する際に、半導体基板1とゲート絶縁膜(トンネル酸化膜)2との界面には、バーズビークが形成される。このバーズビークBBの大きさが過剰になると、メモリセルトランジスタの特性を悪化させてしまう。
それゆえ、そのバーズビークBBがメモリセルの動作に悪影響を及ぼさない大きさとするには、熱酸化膜7の厚みは、30nm以下であることが望ましい。その際、酸化防止膜4の膜厚は、少なくとも、10nm必要である。
よって、熱酸化膜7の膜厚は、20nm以上で30nm以下であることが望ましい。
以下に、上記の構造を有するメモリセルトランジスタの製造方法について、詳細な説明を行う。
(b)製造方法
図3乃至図10を用いて、本実施の形態におけるメモリセルトランジスタの製造方法について説明する。
図3乃至図10を用いて、本実施の形態におけるメモリセルトランジスタの製造方法について説明する。
はじめに、半導体基板1の表面が、例えば、熱酸化法により、酸化された後、例えば、イオン注入法により、半導体基板1に対して、ウェル/チャネルインプラが行われる。
次に、半導体基板1表面の酸化膜を除去した後、図3に示すように、ゲート絶縁膜(トンネル酸化膜)2が、例えば、熱酸化法により、形成される。続いて、浮遊ゲート電極となるポリシリコン膜3Aが、例えば、CVD(Chemical Vapor Deposition)法により、ゲート絶縁膜(トンネル酸化膜)2上に形成される。その後、マスク材となる、例えば、SiN膜10が、例えば、CVD法により、ポリシリコン膜3上に形成される。
続いて、SiN膜10及びポリシリコン膜3Aがパターニングされ、図4に示すように、浮遊ゲート電極3が形成される。
続いて、半導体基板1の全面に対して、例えば、熱窒化法により、窒化を行う。すると、図5Aに示すように、酸化防止膜となるSiN膜4が、浮遊ゲート電極3のチャネル幅方向の側面に形成される。このとき、SiN膜4の膜厚は、例えば、5〜10nmとなるように形成され、浮遊ゲート電極3のチャネル幅方向の寸法は、W1となる。
尚、SiN膜4は、図5Bに示すように、例えば、CVD法により、全面を覆うように形成しても良い。
次に、図6に示すように、マスク材であるSiN膜10をマスクにして、例えば、RIE法により、STI構造の素子分離溝が、半導体基板1内に形成される。
このとき、チャネル幅の寸法は、浮遊ゲート電極3のチャネル幅方向の寸法W1と、酸化防止膜であるSiN膜4の和に等しい。
続いて、半導体基板1の全面に対して、例えば、熱酸化を行う。すると、図7に示すように、半導体基板1内に形成された素子分離絶縁溝の底面及び側面に、熱酸化膜7が形成される。この熱酸化の条件は、熱酸化膜7の膜厚が、20nm以上、30nm以下で形成される条件とする。
このとき、浮遊ゲート電極3の上面はマスク材となるSiN膜10、また、浮遊ゲート電極3の側面は酸化防止膜となるSiN膜4に覆われている。
よって、浮遊ゲート電極3に対しては、酸化剤が拡散せず、浮遊ゲート電極3の変化はない。その一方で、半導体基板1内には、酸化剤が拡散し、熱酸化膜7が形成される。
それゆえ、酸化剤の拡散による熱酸化膜7が形成されることで、メモリセルトランジスタのチャネル領域となる半導体基板1が、チャネル幅方向に後退することになる。一方、浮遊ゲート電極3は、その側面が酸化防止膜であるSiN膜4に覆われ、上面がマスク材であるSiN膜10に覆われているため、酸化剤が拡散せず、熱酸化膜による浮遊ゲート電極3の後退は生じない。
したがって、浮遊ゲート電極3のチャネル幅方向の寸法W1が、チャネル幅の寸法W2よりも広くなる。
この後、図8に示すように、例えば、シリコン酸化物からなるSTI絶縁膜8が、素子分離溝に埋め込まれるように、例えば、CVD法により、全面に形成された後、SiN膜10をストッパ膜として、CMP(Chemical Mechanical Polish)法により、表面の平坦化が行われる。
SiN膜10を除去した後、例えば、RIE法により、浮遊ゲート電極側面の一部が露出するように、STI絶縁膜8のエッチングを行うと、図9に示す構造となる。
続いて、図10に示すように、中間絶縁膜となるONO膜5が、例えば、CVD法により、浮遊ゲート電極3の上面及びチャネル幅方向の側面を覆うように形成される。その後、例えば、ポリシリコン膜6Aが、例えば、CVD法により、ONO膜5上に形成される。さらに、例えば、W膜が、ポリシリコン膜6A上に、例えば、スパッタ(Sputter)法を用いて、形成された後、熱処理を行う。すると、ポリシリコン膜6AとW膜が、シリサイド化し、シリサイド膜6Bが、ポリシリコン膜6Aの上面に形成され、ポリシリコン膜6Aとシリサイド膜6Bからなる制御ゲート電極6が形成される。
次に、メモリセルトランジスタのゲート電極が、所望のチャネル長となるように、パターニングされた後、ソース/ドレイン領域となる拡散層(図示せず)が、メモリセルトランジスタのゲート電極をマスクとして、例えば、イオン注入法により、半導体基板1内に自己整合的に形成される。
以上の工程により、本実施の形態におけるメモリセルトランジスタが完成する。
尚、チャネル幅を狭くするための熱酸化工程の後、酸化防止膜となるSiN膜4を除去しても良い。その際、浮遊ゲート電極3のチャネル幅方向の側面は、酸化防止膜を介さずに、後の工程で形成される中間絶縁膜5のみに覆われる構造となる。
以上の製造方法により、浮遊ゲート電極3の端部が、基板方向へ落ち込まないように、浮遊ゲート電極3のチャネル幅方向の寸法W1が、チャネル幅の寸法W2よりも広い構造のメモリセルトランジスタを作製することができる。
それゆえ、チャネル端に発生する寄生トランジスタに起因するメモリセルトランジスタの特性の悪化を防ぐことができるメモリセルトランジスタを作製することができる。
また、ゲート端の落ち込みにより、ゲート絶縁膜(トンネル酸化膜)2が、浮遊ゲート電極3に対して、凸型の構造となることもない。それゆえ、書き込み/消去時のFNトンネル電流が、ゲート端に集中することがなく、ゲート絶縁膜(トンネル酸化膜)2の劣化を防ぐことができるメモリセルトランジスタを作製することができる。
また、上記の製造方法においては、チャネル幅の寸法W2が狭くなるため、制御ゲート電極6とチャネル領域とが自己整合的に離れる構造を有するメモリセルトランジスタを作製することができる。
それゆえ、上記の製造方法により作製されたメモリセルトランジスタは、データの読み出し時のように、制御ゲート電極6の電位が、浮遊ゲート電極3の電位よりも高くなる場合においても、制御ゲート電極6の電位が、チャネル端の電界に影響を及ぼすことがない。よって、Read Disturb特性及びRetention特性が悪化するのを抑制できるメモリセルトランジスタを作製することができる。
さらに、上記の製造方法は、製造工程を複雑にする必要がなく、製造工程を大幅に増加させずに、所望の構造のメモリセルトランジスタを得ることができる。
3. その他
本発明の例によれば、メモリセルトランジスタのチャネル端に寄生素子が発生するのを抑制できる。
本発明の例によれば、メモリセルトランジスタのチャネル端に寄生素子が発生するのを抑制できる。
本発明の例のメモリセルトランジスタは、NAND型フラッシュメモリ、NOR型フラッシュメモリ等に適用することができる。
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
1:半導体基板、2:ゲート絶縁膜、3:浮遊ゲート電極、4:酸化防止膜(SiN膜)、5:中間絶縁膜、5A,5C:SiO2膜、5B:SiN膜、6:制御ゲート電極、3A,6A:ポリシリコン膜,6B:シリサイド膜、7:熱酸化膜、8:STI絶縁膜、9:拡散層、10:マスク材(SiN膜)。
Claims (5)
- 半導体基板と、前記半導体基板内に形成されるSTI構造の素子分離絶縁層と、前記素子分離絶縁層間のチャネル領域と、前記チャネル領域上のゲート絶縁膜と、前記ゲート絶縁膜上の浮遊ゲート電極と、前記浮遊ゲート電極上の中間絶縁膜と、前記中間絶縁膜上の制御ゲート電極とを具備し、前記素子分離絶縁層は、前記半導体基板の凹部の底面及び側面に形成される熱酸化膜と、前記熱酸化膜上に形成され、前記凹部を満たすSTI絶縁膜とから構成され、前記浮遊ゲート電極のチャネル幅方向の寸法は、前記チャネル幅の寸法よりも広いことを特徴とする不揮発性半導体メモリ。
- 前記中間絶縁膜及び前記制御ゲート電極は、前記浮遊ゲート電極のチャネル幅方向の側面を覆い、前記中間絶縁膜と前記浮遊ゲート電極との間に酸化防止膜が配置されることを特徴とする請求項1に記載の不揮発性半導体メモリ。
- 前記中間絶縁膜及び前記制御ゲート電極は、前記浮遊ゲート電極のチャネル幅方向の側面を覆い、前記STI絶縁膜の表面は、浮遊ゲート電極の側面付近で盛り上がって前記浮遊ゲート電極の側面の下部を覆っていることを特徴とする請求項1に記載の不揮発性半導体メモリ。
- 前記熱酸化膜の膜厚は、20nm以上、30nm以下であることを特徴とする請求項1に記載の不揮発性半導体メモリ。
- 半導体基板表面に形成されたゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に浮遊ゲート電極を形成する工程と、前記浮遊ゲート電極のチャネル幅方向の側面に酸化防止膜を形成する工程と、前記浮遊ゲート電極をマスクにして前記半導体基板内に凹部を形成する工程と、熱酸化により前記凹部の底面及び側面に熱酸化膜を形成する工程と、前記熱酸化膜上にSTI絶縁膜を形成し、前記凹部を満たす工程と、前記浮遊ゲート電極上に中間絶縁膜を形成する工程と、前記中間絶縁膜上に制御ゲート電極を形成する工程とを具備することを特徴とする不揮発性半導体メモリの製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006247151A JP2008071827A (ja) | 2006-09-12 | 2006-09-12 | 不揮発性半導体メモリ及びその製造方法 |
US11/853,505 US7939878B2 (en) | 2006-09-12 | 2007-09-11 | Nonvolatile semiconductor memory and method of manufacturing the same and manufacturing method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006247151A JP2008071827A (ja) | 2006-09-12 | 2006-09-12 | 不揮発性半導体メモリ及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008071827A true JP2008071827A (ja) | 2008-03-27 |
Family
ID=39168683
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006247151A Pending JP2008071827A (ja) | 2006-09-12 | 2006-09-12 | 不揮発性半導体メモリ及びその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7939878B2 (ja) |
JP (1) | JP2008071827A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP2022130711A (ja) * | 2017-10-10 | 2022-09-06 | ラピスセミコンダクタ株式会社 | 半導体装置の製造方法 |
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---|---|---|---|---|
US8097506B2 (en) * | 2008-12-22 | 2012-01-17 | Micron Technology, Inc. | Shallow trench isolation for a memory |
JP5820353B2 (ja) * | 2012-08-20 | 2015-11-24 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
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US20210143275A1 (en) * | 2019-11-11 | 2021-05-13 | Integrated Silicon Solution Inc. | Finfet stack gate memory and mehod of forming thereof |
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---|---|---|---|---|
JP3710880B2 (ja) | 1996-06-28 | 2005-10-26 | 株式会社東芝 | 不揮発性半導体記憶装置 |
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JP2006019579A (ja) | 2004-07-02 | 2006-01-19 | Toshiba Corp | 半導体装置及びその製造方法 |
JP2006186073A (ja) | 2004-12-27 | 2006-07-13 | Toshiba Corp | 半導体装置およびその製造方法 |
-
2006
- 2006-09-12 JP JP2006247151A patent/JP2008071827A/ja active Pending
-
2007
- 2007-09-11 US US11/853,505 patent/US7939878B2/en not_active Expired - Fee Related
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Also Published As
Publication number | Publication date |
---|---|
US7939878B2 (en) | 2011-05-10 |
US20080061350A1 (en) | 2008-03-13 |
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