JPH0786438A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 電荷蓄積電極への電子の注入効率および電荷
蓄積電極からの電子の引抜き効率を高めて書込特性およ
び消去特性を向上させることが可能な半導体記憶装置を
提供する。 【構成】 ｐ型シリコン基板１とフローティングゲート
７との間にコントロールゲート５を介在させるように構
成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に関
し、特に、電気的に情報の書込および消去が可能な半導
体記憶装置に関する。

【０００２】

【従来の技術】従来、半導体記憶装置の１つとして、電
気的に情報の書込および消去が可能なＥＥＰＲＯＭ（Ｅ
ｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ
Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅ
ｍｏｒｙ）が知られている。これらは、たとえばＶＬＳ
Ｉテクノロジー入門（平凡社，図１−３５，ｐ３９）な
どに開示されている。図２４は、そのような開示された
従来のＥＥＰＲＯＭを示した断面構造図である。

【０００３】図２４を参照して、従来のＥＥＰＲＯＭで
は、ｐ型シリコン基板２５１の主表面上の所定領域にチ
ャネル領域２５８を挟むように所定の間隔を隔ててドレ
イン領域２５２とソース領域２５３とが形成されてい
る。チャネル領域２５８上およびソース領域２５３上に
は酸化膜２５４を介して不純物がドープされたポリシリ
コンからなるフローティングゲート２５５が形成されて
いる。フローティングゲート２５５上には酸化膜２５６
を介して不純物がドープされたポリシリコンからなるコ
ントロールゲート２５７が形成されている。コントロー
ルゲート２５７およびフローティングゲート２５５を覆
うように酸化膜２５９が形成されている。

【０００４】図２５は、従来のＥＥＰＲＯＭの書込動作
の一例を説明するための模式図であり、図２６は書込動
作の他の例を説明するための模式図である。また図２７
は従来のＥＥＰＲＯＭの消去動作を説明するための模式
図である。図２５〜図２７を参照して、次に従来のＥＥ
ＰＲＯＭの動作について説明する。

【０００５】まず、図２５を参照して、従来の書込動作
の一例について説明する。この例では、コントロールゲ
ートにたとえば＋２０Ｖの正電圧、ドレイン領域２５２
にたとえば＋１０Ｖの正電圧、ソース領域２５３に０Ｖ
の電圧をそれぞれ印加する。これにより、メモリトラン
ジスタをオンさせてチャネル領域２５８を流れる高エネ
ルギ電子がドレイン領域２５２近傍からフローティング
ゲート２５５に注入される。

【０００６】次に、図２６を参照して、書込動作の他の
例について説明する。この他の例では、コントロールゲ
ート２５７にたとえば＋２０Ｖの正電圧、ドレイン領域
２５２に−１０Ｖの負電圧、ソース領域２５３に０Ｖの
電圧をそれぞれ印加する。この例ではメモリトランジス
タをオンさせずにフローティングゲート２５５とドレイ
ン領域２５２との間の高電界によるＦＮトンネル電流を
利用してフローティングゲート２５５に電子を注入す
る。

【０００７】次に、図２７を参照して、従来のＥＥＰＲ
ＯＭの消去動作について説明する。消去動作において
は、コントロールゲート２５７に−１０Ｖの負電圧、ド
レイン領域２５２に０Ｖの電圧、ソース領域２５３に＋
１０Ｖの正電圧をそれぞれ印加する。これにより、フロ
ーティングゲート２５５とソース領域２５３との間にＦ
Ｎトンネル電流を流させ、フローティングゲート２５５
からドレイン領域２５３に向かって電子を引抜く。

【０００８】なお、読出動作としては、コントロールゲ
ート２５７にたとえば５Ｖの電圧を印加してメモリトラ
ンジスタがオンするか否かによって０または１に対応す
るデータが読出される。すなわち、フローティングゲー
ト２５５に電子が蓄積されている状態（書込状態）か否
かによってコントロールゲート２５７に５Ｖを印加した
場合にメモリトランジスタがオンするかオフのままであ
るかが異なる。これを利用してデータの読出が行なわれ
る。

【０００９】

【発明が解決しようとする課題】従来のＥＥＰＲＯＭで
は、図２４〜図２７に示したように、フローティングゲ
ート２５５の上方に設けられたコントロールゲート２５
７に正または負の高電圧を印加することによってフロー
ティングゲート２５５とドレイン領域２５２またはソー
ス領域２５３との間に高電界を発生させて書込または消
去動作を行なっていた。

【００１０】つまり、コントロールゲート２５７に正ま
たは負の高電圧を印加することによって間接的にフロー
ティングゲート２５５の電位を制御する。そして、フロ
ーティングゲート２５５とドレイン領域２５２またはソ
ース領域２５３との電位差によって高電界を発生させて
書込または消去動作を行なう。ところが、この場合に、
フローティングゲート２５５の電位はコントロールゲー
ト２５７の電位の約半分程度に低下するため、コントロ
ールゲート２５７に高電圧を印加したとしてもフローテ
ィングゲート２５５を高い電位にするのは困難であっ
た。この結果、フローティングゲート２５５とドレイン
領域２５２またはソース領域２５３との間の電位差を有
効に高めることが困難であった。

【００１１】このため、従来では、フローティングゲー
ト２５５とドレイン領域２５２またはソース領域２５３
との間の電界をより高めるのは困難であった。この結
果、従来では、書込特性（フローティングゲート２５５
への電子の注入効率）および消去特性（フローティング
ゲート２５５からの電子の引抜き効率）を向上させるこ
とが困難であった。

【００１２】この発明は、上記のような課題を解決する
ためになされたもので、請求項１〜５に記載の発明の目
的は、半導体記憶装置において、書込特性および消去特
性を向上させることである。

【００１３】

【課題を解決するための手段】請求項１〜３における半
導体記憶装置は、電気的に情報の書込および消去が可能
な半導体記憶装置であって、主表面を有する第１導電型
の半導体基板と、その半導体基板の主表面上にチャネル
領域を挟むように所定の間隔を隔てて形成された第２導
電型の１対の不純物領域と、チャネル領域上に第１の絶
縁膜を介して形成された制御電極と、その制御電極上に
第２の絶縁膜を介して形成された電荷蓄積電極とを備え
ている。なお、好ましくは、上記した制御電極を２以上
に分岐して形成するのがよい。さらに、上記した制御電
極を電子が通過できる程度の厚みで形成してもよい。

【００１４】請求項４における半導体記憶装置は、電気
的に情報の書込および消去が可能な半導体記憶装置であ
って、主表面を有する第１導電型の半導体基板と、その
半導体基板の主表面上にチャネル領域を挟むように所定
の間隔を隔てて形成された第２導電型の１対の不純物領
域と、チャネル領域上に第１の絶縁膜を介して形成され
た電荷蓄積電極と、その電荷蓄積電極上に第２の絶縁膜
を介して形成された制御電極とを備えている。そして、
その電荷蓄積電極は２以上に分岐して形成されている。

【００１５】請求項５における半導体記憶装置は、電気
的に情報の書込および消去が可能な半導体記憶装置であ
って、主表面を有する第１導電型の半導体基板と、その
半導体基板の主表面上にチャネル領域を挟むように所定
の間隔を隔てて形成された第２導電型の第１および第２
の不純物領域と、チャネル領域上に第１の絶縁膜を介し
て形成された電荷蓄積電極と、電荷蓄積電極上に第２の
絶縁膜を介して形成された制御電極とを備えている。そ
して、電荷蓄積電極は第１の不純物領域側と第２の不純
物領域側とでその不純物濃度が異なる。

【００１６】

【作用】請求項１〜３に係る半導体記憶装置では、チャ
ネル領域上に第１の絶縁膜を介して制御電極が形成さ
れ、その制御電極上に第２の絶縁膜を介して電荷蓄積電
極が形成されているので、電荷蓄積電極と不純物領域と
の間に高電圧が印加される制御電極が介在する構成とな
り、電荷蓄積電極と不純物領域との間の電界が従来に比
べて高められる。これにより、従来に比べて電荷蓄積電
極への電子の注入効率および電荷蓄積電極からの電子の
引抜き効率が向上される。なお、上記制御電極を２以上
に分岐するように形成すれば、電荷蓄積電極と不純物領
域との間の電子の流れがより円滑になり、電子の注入効
率および引抜き効率がより高められる。また、上記した
制御電極を電子が通過できる程度の厚みで形成すること
によっても、電荷蓄積電極と不純物領域との間の電子の
流れが円滑になり、電子の注入効率および引抜き効率が
高められる。

【００１７】請求項４に係る半導体記憶装置では、チャ
ネル領域上に第１の絶縁膜を介して電荷蓄積電極が形成
され、その電荷蓄積電極上に第２の絶縁膜を介して制御
電極が形成され、さらに上記した電荷蓄積電極が２以上
に分岐して形成されているので、その分岐している隙間
の部分をドレイン領域に相当する一方の不純物領域の端
部の上方に位置するように形成すれば、電子の注入時に
一度酸化膜に注入された電子がドレイン領域に引き戻さ
れるのが有効に防止される。これにより、従来に比べて
電子の注入効率（書込特性）が向上される。

【００１８】請求項５に係る半導体記憶装置では、チャ
ネル領域上に第１の絶縁膜を介して電荷蓄積電極が形成
され、その電荷蓄積電極上に第２の絶縁膜を介して制御
電極が形成され、さらに上記した電荷蓄積電極がその第
１の不純物領域側と第２の不純物領域側とで不純物濃度
が異なるように形成されているので、その異なる不純物
濃度の境界面において接触電位差による電位差が生じ
る。これにより、電荷蓄積電極のうちの第１の不純物領
域側（ドレイン領域側）の電位が第２の不純物領域側
（ソース領域側）の電位よりも容易に高電位に設定され
る。この結果、電荷蓄積電極の全体が等電位の場合に比
べて第１の不純物領域（ドレイン領域）からの電子の注
入がより容易になるとともに、第２の不純物領域（ソー
ス領域）への電子の引抜きもより容易になる。これによ
り、電子の注入効率および引抜き効率が従来に比べて向
上される。

【００１９】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。

【００２０】図１は本発明の第１実施例によるＥＥＰＲ
ＯＭを示した断面図であり、図２は図１に示したＥＥＰ
ＲＯＭのフローティングゲートとコントロールゲートと
の重なり状態を示した平面図である。図１および図２を
参照して、この第１実施例のＥＥＰＲＯＭでは、ｐ型シ
リコン基板１の主表面上の所定領域にチャネル領域８を
挟むように所定の間隔を隔ててドレイン領域２およびソ
ース領域３が形成されている。チャネル領域８上の所定
領域には酸化膜４を介在して２又に分岐されたコントロ
ールゲート５が形成されている。コントロールゲート５
上には酸化膜６を介して電子を蓄積するためのフローテ
ィングゲート７が形成されている。

【００２１】酸化膜４は１００Å程度の厚みで形成され
ている。コントロールゲート５は不純物がドープされた
ポリシリコンからなり、その厚みは１００Å程度であ
る。酸化膜６は１００Å程度の厚みで形成されている。
フローティングゲート７は、不純物がドープされたポリ
シリコンからなり、その厚みは１０００Å程度である。

【００２２】ここで、この第１実施例では、図２４〜図
２７に示した従来のＥＥＰＲＯＭと異なり、フローティ
ングゲート７とドレイン領域２およびソース領域３との
間に介在するようにコントロールゲート５を形成してい
る。これにより、たとえば書込動作の際にコントロール
ゲート５に従来と同様の高電圧（＋２０Ｖ）を印加した
場合にコントロールゲート５とドレイン領域２との間の
電界が従来に比べて強められ、結果としてフローティン
グゲート７とドレイン領域２との間の電界も強められ
る。これにより、従来に比べてドレイン領域２からフロ
ーティングゲート７への電子の注入が容易となり、書込
特性を向上させることができる。

【００２３】また、消去時には、ソース領域３に＋２０
Ｖ、コントロールゲート５に＋１０Ｖの電圧をそれぞれ
印加することによって、フローティングゲート７内に蓄
積された電子はコントロールゲート５およびソース領域
３の両方の電界に引っ張られる。これにより、従来に比
べてフローティングゲート７からソース領域３への電子
の引抜き効率が向上される。この結果、消去特性を向上
させることができる。

【００２４】なお、この第１実施例では、コントロール
ゲート５を２又に形成しているので、フローティングゲ
ート７への電子の注入およびフローティングゲート７か
らの電子の引抜きの際にコントロールゲート５が電子の
流れを妨げるのを有効に防止することができる。これに
より、効率のよい電子の注入および引抜きを行なうこと
ができる。

【００２５】また、この第１実施例の構造は、従来のＥ
ＥＰＲＯＭの構造においてコントロールゲート５とフロ
ーティングゲート７の上下関係を逆にしてコントロール
ゲート５の形状を少し変化させただけである。したがっ
て、従来と同様の製造技術を用いてマスクを少し変化さ
せることにより容易に製造することができる。

【００２６】図３は本発明の第２実施例によるＥＥＰＲ
ＯＭを示した断面図である。図３を参照して、この第２
実施例では、第１実施例と異なりコントロールゲート１
５を３又に形成している。このように構成しても図１に
示した第１実施例と同様の効果を得ることができる。す
なわち、書込および消去時に３又に分岐したコントロー
ルゲート１５に所定の電圧を印加することによって、フ
ローティングゲート７とドレイン領域２またはソース領
域３との間の電界が従来に比べて強められ、フローティ
ングゲート７への電子の注入およびフローティングゲー
ト７からの電子の引抜き効率を向上させることができ
る。これにより、書込および消去特性を向上することが
できる。

【００２７】図４は本発明の第３実施例によるＥＥＰＲ
ＯＭを示した断面図である。図４を参照して、この第３
実施例は、図１に示した第１実施例と同様にコントロー
ルゲート２５が２又に分岐して形成されている。ただ
し、この第３実施例では、第１実施例と異なり、コント
ロールゲート２５の端部の位置がフローティングゲート
７の端部の位置と揃うように形成されている。このよう
に構成することによっても、図１に示した第１実施例と
同様の効果を得ることができる。

【００２８】図５は、本発明の第４実施例によるＥＥＰ
ＲＯＭを示した断面図である。図５を参照して、この第
４実施例では、図３に示した第２実施例と同様に、コン
トロールゲート３５が３又に分岐して形成されている。
ただし、この第４実施例では、第２実施例と異なり、外
側のコントロールゲート３５の端部の位置がフローティ
ングゲート７の端部の位置に揃うように形成されてい
る。このように構成することによっても、第２実施例の
ＥＥＰＲＯＭと同様の効果を得ることができる。

【００２９】図６は、本発明の第５実施例によるＥＥＰ
ＲＯＭを示した断面図である。図６を参照して、この第
５実施例では、第１および第３実施例と同様にコントロ
ールゲート４５が２又に分岐して形成されている。ただ
し、この第５実施例では、一方のコントロールゲート４
５の外側の端部がフローティングゲート７の端部よりも
はみ出して形成されている。このように構成することに
よっても、第１実施例および第３実施例のＥＥＰＲＯＭ
と同様に書込効率および消去効率を向上させることがで
きる。

【００３０】図７は、本発明の第６実施例によるＥＥＰ
ＲＯＭを示した断面図である。図７を参照して、この第
６実施例では、２又に分岐したコントロールゲート５５
の両方の外側の端部がフローティングゲート７の端部よ
りもはみ出して形成されている。このように形成するこ
とによっても、第１実施例、第３実施例、第５実施例の
ＥＥＰＲＯＭと同様の効果を得ることができる。

【００３１】図８は、本発明の第７実施例によるＥＥＰ
ＲＯＭを示した断面図である。図８を参照して、この第
７実施例では、図３に示した第２実施例と同様に、コン
トロールゲート６５が３又に分岐して形成されている。
ただし、この第７実施例では、第２実施例と異なり、３
又に分岐したコントロールゲート６５のうちの１本の外
側の端部がフローティングゲート７の端部よりもはみ出
すように形成されている。このように構成することによ
っても、第２実施例および第４実施例と同様に、書込効
率および消去効率を向上させることができる。

【００３２】図９は、本発明の第８実施例によるＥＥＰ
ＲＯＭを示した断面図である。図９を参照して、この第
８実施例では、３又に分岐したコントロールゲート７５
のうち両端部に位置するコントロールゲート７５の外側
の端部がフローティングゲート７の端部よりもはみ出す
ように形成されている。このように形成することによっ
ても、第２実施例、第４実施例、第７実施例と同様の効
果を得ることができる。

【００３３】図１０は、本発明の第９実施例のＥＥＰＲ
ＯＭを示した断面図である。図１０を参照して、この第
９実施例では、ｐ型シリコン基板１０１の主表面上の所
定領域にチャネル領域１０８を挟むように所定の間隔を
隔ててドレイン領域１０２およびソース領域１０３が形
成されている。チャネル領域１０８上には酸化膜１０４
を介してＩＴＯからなり５０Å程度の厚みを有するコン
トロールゲート１０５が形成されている。コントロール
ゲート１０５上には酸化膜１０６を介して不純物がドー
プされたポリシリコンからなり１０００Å程度の厚みを
有するフローティングゲート１０７が形成されている。
なお、酸化膜１０４および１０６はともに１００Å程度
の厚みで形成されている。

【００３４】この第９実施例では、コントロールゲート
１０５を薄膜で形成することによって、フローティング
ゲート１０７への電子の注入またはフローティングゲー
ト１０７から電子を引抜く際に酸化膜１０４および１０
６を流れる電子がコントロールゲート１０５を容易に通
過できるようにしている。これに同時に、この第９実施
例においても、上記した第１〜第８実施例と同様に、ｐ
型シリコン基板１０１とフローティングゲート１０７と
の間にコントロールゲート１０５が介在するように形成
されているので、たとえば書込動作の際にコントロール
ゲート１０５に従来と同様の高電圧（＋２０Ｖ）を印加
した場合にコントロールゲート１０５とドレイン領域１
０２との間の電界が強められ、結果としてフローティン
グゲート１０７とドレイン領域１０２との間の電界も強
められる。これにより、従来に比べてフローティングゲ
ート１０７に電子が注入されやすくなり、書込効率を向
上させることができる。

【００３５】また、消去動作においても、コントロール
ゲート１０５に＋１０Ｖ、ソース領域１０３に＋２０Ｖ
の電圧を印加することによって、フローティングゲート
１０７に蓄積された電子はコントロールゲート１０５お
よびソース領域１０３の両方からの電界に引っ張られ
る。この結果、従来に比べてフローティングゲート１０
７内の電子が引抜かれやすくなり、消去効率を向上させ
ることができる。

【００３６】図１１は、本発明の第１０実施例によるＥ
ＥＰＲＯＭを示した断面図である。図１１を参照して、
この第１０実施例では、ｐ型シリコン基板１１１の主表
面上にチャネル領域１１８を挟むように所定の間隔を隔
ててドレイン領域１１２およびソース領域１１３が形成
されている。チャネル領域１１８およびドレイン領域１
１２上には酸化膜１１４を介して２又に分岐したフロー
ティングゲート１１５が形成されている。分岐した２本
のフローティングゲート１１５の間の部分はドレイン領
域１１２の側端部の上方に位置するように形成されてい
る。フローティングゲート１１５上には酸化膜１１６を
介してコントロールゲート１１７が形成されている。

【００３７】酸化膜１１４および１１６はともに１００
Å程度の厚みで形成されている。フローティングゲート
１１５およびコントロールゲート１１７はともに不純物
がドープされたポリシリコンからなり１０００Å程度の
厚みで形成されている。

【００３８】ここで、この第１０実施例では、フローテ
ィングゲート１１５を２又に分岐させ、かつその分岐し
た２本のコントロールゲート１１５の間の部分をドレイ
ン領域１１２の側端部の上方に位置するように形成する
ことによって、書込効率を向上させることができる。す
なわち、図２５に示した従来のＥＥＰＲＯＭでは、フロ
ーティングゲート２５５への電子の注入時に注入が進む
とフローティングゲート２５５の電位が低下する。フロ
ーティングゲート２５５の電位が低下すると一度酸化膜
２５４に注入された電子の一部がドレイン領域２５２の
電位によって引き戻されるという不都合が生じていた。

【００３９】図１１に示した第１０実施例では、上記の
ような不都合を防止するために、フローティングゲート
１１５を２又に分岐するとともにその分岐部分をドレイ
ン領域１１２の側端部の上方に位置するように配置す
る。これにより、フローティングゲート１１５の左側の
部分が電子の注入時にドレイン領域１１２に戻ろうとす
る電子流を右側のフローティングゲート１１５に押し戻
す役割を果たす。この結果、フローティングゲート１１
５への電子の注入を効率よく行なうことができる。これ
により、書込効率を向上させることができる。

【００４０】図１２は、本発明の第１１実施例によるＥ
ＥＰＲＯＭを示した断面図である。図１２を参照して、
この第１１実施例では、上記した第１０実施例と同様
に、フローティングゲート１２５を２又に分岐するとと
もにその分岐部分をドレイン領域１１２の側端部の上方
に位置するように配置する。ただし、この第１１実施例
では、上記した第１０実施例と異なり、コントロールゲ
ート１２７のｐ型半導体基板１１１の主表面に沿った方
向の長さを右側のフローティングゲート１２５の対応す
る長さよりも短くなるように構成している。このように
構成することによっても、上記した第１０実施例と同様
に、書込効率を向上させることができる。

【００４１】図１３は、本発明の第１２実施例によるＥ
ＥＰＲＯＭを示した断面図である。図１３を参照して、
この第１２実施例では、上記した第１０実施例および第
１１実施例と同様に、フローティングゲート１３５を２
又に分岐するとともにその分岐部分をドレイン領域１１
２の側端部の上方に位置するように形成している。ただ
し、この第１２実施例では、上記した第１０実施例およ
び第１１実施例と異なり、コントロールゲート１３７の
ｐ型シリコン基板１１１の主表面に沿った方向の長さを
右側のフローティングゲート１３５の対応する長さより
も長くなるように形成している。このように構成するこ
とによっても、第１０実施例および第１１実施例と同様
に、書込効率を向上させることができるという効果を奏
する。

【００４２】図１４は、本発明の第１３実施例によるＥ
ＥＰＲＯＭを示した断面図である。図１４を参照して、
この第１３実施例においては、ｐ型シリコン基板１４１
の主表面上にチャネル領域１４８を挟むように所定の間
隔を隔ててドレイン領域１４２およびソース領域１４３
が形成されている。チャネル領域１４８上には酸化膜１
４４を介してｎ⁺ にドープされたポリシリコンからなる
フローティングゲート１４５ａとｎ^- にドープされたポ
リシリコンからなるフローティングゲート１４５ｂが形
成されている。

【００４３】フローティングゲート１４５ａおよび１４
５ｂ上には酸化膜１４７を介して不純物がドープされた
ポリシリコンからなるコントロールゲート１４７が形成
されている。酸化膜１４４および１４６の厚みはともに
１００Å程度である。また、フローティングゲート１４
５ａ、１４５ｂおよびコントロールゲート１４７の厚み
はそれぞれ１０００Å程度である。

【００４４】ここで、この第１３実施例においては、フ
ローティングゲートをｎ⁺ の不純物濃度を有するフロー
ティングゲート１４５ａとｎ^- の不純物濃度を有するフ
ローティングゲート１４５ｂとによって形成する。これ
により、フローティングゲート１４５ａとフローティン
グゲート１４５ｂとの境界部分において接触電位差（ｂ
ｕｉｔ ｉｎ ｐｏｔｅｎｔｉａｌ）による電位差が発
生する。この電位差によって、ドレイン領域１４２側の
フローティングゲート１４５ａの電位がソース領域１４
３側のフローティングゲート１４５ｂの電位よりも高電
位になるため、従来のフローティングゲート内がほぼ等
電位の場合に比べて、ドレイン領域１４２からの電子の
注入が容易になるとともに、ソース領域１４３への電子
の引抜きも容易になる。この結果、書込特性および消去
特性を向上させることができる。

【００４５】図１５は、本発明の第１４実施例によるＥ
ＥＰＲＯＭを示した断面図である。図１５を参照して、
この第１４実施例では、上記した第１３実施例と同様
に、フローティングゲートをｎ⁺ にドープされたポリシ
リコンからなるフローティングゲート１５５ａとｎ^- に
ドープされたポリシリコンからなるフローティングゲー
ト１５５ｂとによって形成している。ただし、この第１
４実施例においては、第１３実施例と異なり、フローテ
ィングゲート１５５ａのｐ型シリコン基板１４１の主表
面に沿った方向の長さとフローティングゲート１５５ｂ
のｐ型シリコン基板１４１の主表面に沿った方向の長さ
とがほぼ等しくなるように形成している。このように構
成することによっても、上記した第１３実施例と同様に
書込効率および消去効率を向上させることができる。

【００４６】図１６は、本発明の第１５実施例によるＥ
ＥＰＲＯＭを示した断面図である。図１６を参照して、
この第１５実施例においては、第１３および第１４実施
例と同様に、フローティングゲートをｎ⁺ にドープされ
たポリシリコンからなるフローティングゲート１６５ａ
とｎ^- にドープされたポリシリコンからなるフローティ
ングゲート１６５ｂとによって形成している。ただし、
この第１５実施例においては、第１３および第１４実施
例と異なり、フローティングゲート１６５ａのｐ型シリ
コン基板１４１の主表面に沿った方向の長さをフローテ
ィングゲート１６５ｂのｐ型シリコン基板１４１の主表
面に沿った方向の長さよりも長くなるように形成してい
る。このように構成しても、上記した第１３実施例およ
び第１４実施例と同様に、書込効率および消去効率を向
上させることができる。

【００４７】図１７は、本発明の第１６実施例によるＥ
ＥＰＲＯＭを示した断面図である。図１７を参照して、
この第１６実施例では、ｐ型シリコン基板１７１の主表
面上にチャネル領域１７８を挟むように所定の間隔を隔
ててドレイン領域１７２とソース領域１７３とが形成さ
れている。チャネル領域１７８上には酸化膜１７４を介
して２又に分岐されたコントロールゲート１７５が形成
されている。コントロールゲート１７５上には酸化膜１
７６を介してｎ⁺ にドープされたポリシリコンからなる
フローティングゲート１７７ａとｎ^- にドープされたポ
リシリコンからなる１７７ｂが形成されている。

【００４８】すなわち、この第１６実施例は、図１に示
した第１実施例と図１４に示した第１３実施例とを組合
わせたような構成を有している。つまり、フローティン
グゲート１７７ａおよび１７７ｂとｐ型シリコン基板１
７１との間に２又に分岐されたコントロールゲート１７
５を介在させることによって、従来に比べてフローティ
ングゲート１７７ａおよび１７７ｂとドレイン領域１７
２またはソース領域１７３との間の電界を強めることが
でき、書込効率および消去効率を向上させることができ
る。

【００４９】さらに、フローティングゲートをｎ⁺ にド
ープされたポリシリコンからなるフローティングゲート
１７７ａとｎ^- にドープされたポリシリコンからなるフ
ローティングゲート１７７ｂとで形成することによっ
て、フローティングゲート１７７ａと１７７ｂとの接触
電位差による電位差により、ドレイン領域１７２側のフ
ローティングゲート１７７ａの電位をソース領域１７３
側のフローティングゲート１７７ｂの電位よりも高くす
ることができる。これにより、ドレイン領域１７２から
フローティングゲート１７７ａへの電子の注入が容易に
なるとともに、フローティングゲート１７７ｂからソー
ス領域１７３への電子の引抜きも容易になる。この結
果、さらに電子の注入効率および電子の引抜き効率を向
上させることができ、書込特性および消去特性を改善す
ることができる。

【００５０】図１８は、本発明の第１７実施例によるＥ
ＥＰＲＯＭを示した断面図である。図１８を参照して、
この第１７実施例では、図１に示した第１実施例と同様
に、ｐ型シリコン基板１７１とフローティングゲート１
８７との間に２又に分岐したコントロールゲート１７５
を介在するように形成している。これにより、第１実施
例と同様に書込効率および消去効率を向上させることが
できる。

【００５１】さらに、この第１７実施例においては、フ
ローティングゲート１８７のコントロールゲート１７５
側の表面１８７ａを凹凸形状に形成している。この凹凸
部の表面粗さは、直径約１００Å程度である。この凹凸
形状によって、電界集中が起こり、フローティングゲー
ト１８７とドレイン領域１７２またはソース領域１７３
との間の電界が強められる。これによりフローティング
ゲート１８７への電子の注入およびフローティングゲー
ト１８７からの電子の引抜き効率を向上することができ
る。この結果、書込特性および消去特性を向上させるこ
とができる。

【００５２】なお、フローティングゲート１８７の表面
１８７ａの凹凸形状の形成方法としては、フローティン
グゲート１８７の形成時にたとえば５５０℃の低温でア
モルファスシリコンを形成する。そして、たとえば７０
０℃程度の温度条件下で熱処理を行なうことによってア
モルファスシリコンから粒径の大きなポリシリコンに変
化させる。このようにすれば、フローティングゲート１
８７の表面１８７ａは大粒径のポリシリコンによって凹
凸形状になる。

【００５３】図１９は、本発明の第１８実施例によるＥ
ＥＰＲＯＭを示した断面図である。図１９を参照して、
この第１８実施例では、上記した第１７実施例と同様
に、フローティングゲート１９７ａおよび１９７ｂとｐ
型シリコン基板１７１との間に２又に分岐したコントロ
ールゲート１７５を介在させるとともに、フローティン
グゲート１９７ａ、１９７ｂの表面を凹凸形状にしてい
る。ただし、この第１８実施例においては、上記した第
１７実施例と異なり、さらにフローティングゲートをｎ
⁺ にドープされたポリシリコンからなるフローティング
ゲート１９７ａとｎ^- にドープされたポリシリコンから
なるフローティングゲート１９７ｂとから形成してい
る。

【００５４】すなわち、この第１８実施例は、上記した
第１６実施例と第１７実施例とを組合わせた構造を有し
ている。したがって、この第１８実施例の効果として
も、第１６実施例と第１７実施例の効果を組合わせた効
果が得られ、書込効率および消去効率を著しく向上させ
ることができる。

【００５５】図２０は、本発明の第１９実施例によるＥ
ＥＰＲＯＭを示した断面図である。図２０を参照して、
この第１９実施例では、ｐ型シリコン基板２０１の主表
面上にチャネル領域２０８を挟むように所定の間隔を隔
ててドレイン領域２０２およびソース領域２０３が形成
されている。チャネル領域２０８およびドレイン領域２
０２上には酸化膜２０４を介して２又に分岐したフロー
ティングゲート２０５が形成されている。フローティン
グゲート２０５の分岐した間の部分はドレイン領域２０
２の側端部の上方に位置するように形成されている。さ
らに、フローティングゲート２０５の左側の部分はｎ⁺
にドープされたポリシリコンからなり、右側の部分はｎ
^- にドープされたポリシリコンからなる。

【００５６】フローティングゲート２０５上には酸化膜
２０６を介してコントロールゲート２０７が形成されて
いる。酸化膜２０４および２０６は１００Å程度の厚み
を有している。フローティングゲート２０５は１０００
Å程度の厚みを有している。コントロールゲート２０７
は不純物がドープされたポリシリコンからなり、１００
０Å程度の厚みを有している。

【００５７】ここで、この第１９実施例では、ｎ⁺ にド
ープされた左側のフローティングゲート２０５とｎ^- に
ドープされた右側のフローティングゲート２０５との境
界部分（図示せず）の接触電位差による電位差によって
左側のフローティングゲート２０５を右側のフローティ
ングゲート２０５よりも高電位にすることができる。こ
れにより、左側のフローティングゲート２０５への電子
の注入および右側のフローティングゲート２０５からの
電子の引抜きをフローティングゲート全体が等電位の場
合に比べてより容易に行なうことができる。これと同時
にフローティングゲート２０５を２又に分岐することに
よって、図１４に示した第１３実施例に比べてｎ⁺ とｎ
^- との反発を弱めることができ、左側のフローティング
ゲート２０５への電子の注入がより容易になる。この結
果、書込特性および消去特性をより向上させることがで
きる。

【００５８】図２１は、本発明の第２０実施例によるＥ
ＥＰＲＯＭを示した断面図である。図２１を参照して、
この第２０実施例では、上記した第１９実施例と同様
に、フローティングゲート２１５を２又に分岐して形成
するとともに、左側のフローティングゲート２１５をｎ
⁺ にドープされたポリシリコンによって形成しかつ右側
のフローティングゲート２１５をｎ^- にドープされたポ
リシリコンによって形成する。

【００５９】ただし、この第２０実施例では、第１９実
施例と異なり、右側のフローティングゲート２１５の酸
化膜２０４側の表面を凹凸形状に形成する。このように
この第２０実施例では、第１９実施例の構造にさらに右
側のフローティングゲート２１５の表面を凹凸形状にす
ることによって、酸化膜２０４に意図的に電界集中を起
こさせることができる。これにより、上記した第１９実
施例に比べてより書込特性および消去特性を向上するこ
とができる。

【００６０】図２２は、本発明の第２１実施例によるＥ
ＥＰＲＯＭを示した断面図である。図２２を参照して、
この第２１実施例では、図２１に示した第２０実施例と
異なり、左側のフローティングゲート２２５と右側のフ
ローティングゲート２２５との不純物濃度を異ならせず
に同じ不純物濃度にしている。このように構成しても、
フローティングゲート２２５を２又に分岐しかつその分
岐部分をドレイン領域２０２の側端部の上方に位置する
ように形成するとともに、右側のフローティングゲート
２２５の表面を凹凸形状にすることによる書込特性およ
び消去特性の改善を図ることができる。

【００６１】図２３は、本発明の第２２実施例によるＥ
ＥＰＲＯＭを示した断面図である。図２３を参照して、
この第２２実施例では、図２１に示した第２０実施例と
異なりフローティングゲート２３５ａおよび２３５ｂを
２又に分岐せずに形成している。そして、左側のフロー
ティングゲート２３５ａの表面をも凹凸形状に形成して
いる。このように構成することによって、フローティン
グゲート２３５ａおよび２３５ｂの表面に電界集中を発
生させることができ、フローティングゲート２３５ａお
よび２３５ｂとドレイン領域２０２またはソース領域２
０３との間の電界をより強めることができる。また、左
側のフローティングゲート２３５ａをｎ ⁺ にドープされ
たポリシリコンによって形成し、右側のフローティング
ゲート２３５ｂをｎ^- にドープされたポリシリコンによ
って形成することによりフローティングゲート２３５ａ
と２３５ｂとの境界領域での接触電位差による電位差に
よって左側のフローティングゲート２３５ａの電位を右
側のフローティングゲート２３５ｂの電位よりも高める
ことができる。これにより、左側のフローティングゲー
ト２３５ａへの電子の注入をより容易に行なうことがで
きるとともに右側のフローティングゲート２３５ｂから
の電子の引抜きをもより容易に行なうことができる。こ
の結果、電子の注入効率および引抜き効率を向上させる
ことができ、結果として書込特性および消去特性を向上
させることができる。

【００６２】

【発明の効果】以上のように、請求項１〜３に記載の半
導体記憶装置によれば、チャネル領域上に第１の絶縁膜
を介して制御電極を形成し、その制御電極上に第２の絶
縁膜を介して電荷蓄積電極を形成することによって、電
子の注入時および引抜き時にその制御電極と不純物領域
との間の電界が従来に比べて強められ、結果として電荷
蓄積電極と不純物領域との間の電界も強められる。これ
により、従来に比べて電荷蓄積電極への電子の注入効率
および電荷蓄積電極からの電子の引抜き効率を向上させ
ることができ、その結果、書込特性および消去特性を向
上させることができる。なお、上記した制御電極を２以
上に分岐して形成すれば、電子の注入時および引抜き時
に電荷蓄積電極と不純物領域との間の電子の流れが制御
電極に妨げられるのが有効に防止される。これにより、
電子の注入効率および引抜き効率をより向上させること
ができる。また、上記した制御電極を電子が通過できる
程度の厚みで形成することによっても、電子の注入およ
び引抜き時の電荷蓄積電極と不純物領域との間の電子の
流れが妨げられるのを有効に防止することができる。こ
れにより、書込特性および消去特性を向上させることが
できる。

【００６３】請求項４に記載の半導体記憶装置によれ
ば、チャネル領域上に第１の絶縁膜を介して電荷蓄積電
極を形成し、その電荷蓄積電極上に第２の絶縁膜を介し
て制御電極を形成し、さらに上記した電荷蓄積電極を２
以上に分岐して形成することによって、その分岐部分を
一方の不純物領域（ドレイン領域）の側端部の上方に位
置するように形成すれば、ドレイン領域側の分岐した電
荷蓄積電極によって電子の注入時に第１の絶縁膜に注入
された電子が電荷蓄積電極の電位の低下に伴ってドレイ
ン領域に引き戻されるのを有効に防止することができ
る。これにより、電子の注入効率を向上させることがで
き、書込特性を向上させることができる。請求項５に記
載の半導体記憶装置によれば、電荷蓄積電極を第１の不
純物領域と第２の不純物領域とでその不純物濃度が異な
るように形成することによって、その異なる不純物濃度
の境界部分において接触電位差による電位差が生じ、第
１の不純物領域側（ドレイン領域側）の電荷蓄積電極の
電位を第２の不純物領域側（ソース領域側）の電荷蓄積
電極の電位よりも高くすることができる。これにより、
ドレイン領域から電荷蓄積電極への電子の注入が容易に
なるとともに、電荷蓄積電極からソース領域への電子の
引抜きも容易になる。この結果、電子の注入効率および
引抜き効率を向上させることができ、書込特性および消
去特性を向上させることができる。

【図面の簡単な説明】

【図１】本発明の第１実施例によるＥＥＰＲＯＭを示し
た断面図である。

【図２】図１に示したＥＥＰＲＯＭのフローティングゲ
ートとコントロールゲートの重なり状態を示した平面図
である。

【図３】本発明の第２実施例によるＥＥＰＲＯＭを示し
た断面図である。

【図４】本発明の第３実施例によるＥＥＰＲＯＭを示し
た断面図である。

【図５】本発明の第４実施例によるＥＥＰＲＯＭを示し
た断面図である。

【図６】本発明の第５実施例によるＥＥＰＲＯＭを示し
た断面図である。

【図７】本発明の第６実施例によるＥＥＰＲＯＭを示し
た断面図である。

【図８】本発明の第７実施例によるＥＥＰＲＯＭを示し
た断面図である。

【図９】本発明の第８実施例によるＥＥＰＲＯＭを示し
た断面図である。

【図１０】本発明の第９実施例によるＥＥＰＲＯＭを示
した断面図である。

【図１１】本発明の第１０実施例によるＥＥＰＲＯＭを
示した断面図である。

【図１２】本発明の第１１実施例によるＥＥＰＲＯＭを
示した断面図である。

【図１３】本発明の第１２実施例によるＥＥＰＲＯＭを
示した断面図である。

【図１４】本発明の第１３実施例によるＥＥＰＲＯＭを
示した断面図である。

【図１５】本発明の第１４実施例によるＥＥＰＲＯＭを
示した断面図である。

【図１６】本発明の第１５実施例によるＥＥＰＲＯＭを
示した断面図である。

【図１７】本発明の第１６実施例によるＥＥＰＲＯＭを
示した断面図である。

【図１８】本発明の第１７実施例によるＥＥＰＲＯＭを
示した断面図である。

【図１９】本発明の第１８実施例によるＥＥＰＲＯＭを
示した断面図である。

【図２０】本発明の第１９実施例によるＥＥＰＲＯＭを
示した断面図である。

【図２１】本発明の第２０実施例によるＥＥＰＲＯＭを
示した断面図である。

【図２２】本発明の第２１実施例によるＥＥＰＲＯＭを
示した断面図である。

【図２３】本発明の第２２実施例によるＥＥＰＲＯＭを
示した断面図である。

【図２４】従来のＥＥＰＲＯＭを示した断面図である。

【図２５】従来のＥＥＰＲＯＭの書込動作の一例を説明
するための模式図である。

【図２６】従来のＥＥＰＲＯＭの書込動作の他の例を説
明するための模式図である。

【図２７】従来のＥＥＰＲＯＭの消去動作を説明するた
めの模式図である。

【符号の説明】

１：ｐ型シリコン基板 ２：ドレイン領域 ３：ソース領域 ５：コントロールゲート ７：フローティングゲート なお、各図中、同一符号は同一または相当部分を示す。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115

Claims (5)

【特許請求の範囲】
1. 【請求項１】 電気的に情報の書込および消去が可能な
   半導体記憶装置であって、 主表面を有する第１導電型の半導体基板と、 前記半導体基板の主表面上にチャネル領域を挟むように
   所定の間隔を隔てて形成された第２導電型の１対の不純
   物領域と、 前記チャネル領域上に第１の絶縁膜を介して形成された
   制御電極と、 前記制御電極上に第２の絶縁膜を介して形成された電荷
   蓄積電極とを備えた、半導体記憶装置。
2. 【請求項２】 前記制御電極は、２以上に分岐して形成
   されている、請求項１に記載の半導体記憶装置。
3. 【請求項３】 前記制御電極は、電子が通過できる程度
   の厚みで形成されている、請求項１に記載の半導体記憶
   装置。
4. 【請求項４】 電気的に情報の書込および消去が可能な
   半導体記憶装置であって、 主表面を有する第１導電型の半導体基板と、 前記半導体基板の主表面上にチャネル領域を挟むように
   所定の間隔を隔てて形成された第２導電型の１対の不純
   物領域と、 前記チャネル領域上に第１の絶縁膜を介して形成された
   電荷蓄積電極と、 前記電荷蓄積電極上に第２の絶縁膜を介して形成された
   制御電極とを備え、 前記電荷蓄積電極は２以上に分岐して形成されている、
   半導体記憶装置。
5. 【請求項５】 電気的に情報の書込および消去が可能な
   半導体記憶装置であって、 主表面を有する第１導電型の半導体基板と、 前記半導体基板の主表面上にチャネル領域を挟むように
   所定の間隔を隔てて形成された第２導電型の第１および
   第２の不純物領域と、 前記チャネル領域上に第１の絶縁膜を介して形成された
   電荷蓄積電極と、 前記電荷蓄積電極上に第２の絶縁膜を介して形成された
   制御電極とを備え、 前記電荷蓄積電極は、前記第１の不純物領域側と前記第
   ２の不純物領域側とでその不純物濃度が異なる、半導体
   記憶装置。