JPH05129626A - 半導体記憶装置のセル構造 - Google Patents
半導体記憶装置のセル構造Info
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- JPH05129626A JPH05129626A JP29155891A JP29155891A JPH05129626A JP H05129626 A JPH05129626 A JP H05129626A JP 29155891 A JP29155891 A JP 29155891A JP 29155891 A JP29155891 A JP 29155891A JP H05129626 A JPH05129626 A JP H05129626A
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Abstract
(57)【要約】
【目的】接合を通らずに電子を引き抜くことができ、ゲ
ート酸化膜への電荷トラップを抑制してしきい値の変動
を回避することを目的とする。 【構成】一導電型の半導体基板とコントロールゲートの
間に酸化膜を介してフローティングゲートを配置し、該
フローティングゲート下の半導体基板内に他導電型のソ
ース領域及びドレイン領域を形成して構成する半導体記
憶装置のセル構造において、前記フローティングゲート
のゲート端から微小距離を隔てて所定のサブゲートを配
置し、且つ、ゲート端と該サブゲート間に酸化膜を介在
させたことを特徴とする半導体記憶装置のセル構造。
ート酸化膜への電荷トラップを抑制してしきい値の変動
を回避することを目的とする。 【構成】一導電型の半導体基板とコントロールゲートの
間に酸化膜を介してフローティングゲートを配置し、該
フローティングゲート下の半導体基板内に他導電型のソ
ース領域及びドレイン領域を形成して構成する半導体記
憶装置のセル構造において、前記フローティングゲート
のゲート端から微小距離を隔てて所定のサブゲートを配
置し、且つ、ゲート端と該サブゲート間に酸化膜を介在
させたことを特徴とする半導体記憶装置のセル構造。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置、特に
不揮発性半導体記憶装置のセル構造に関する。一般に、
外部記憶装置として磁気ディスクが多用されるが、磁気
ディスクは機械的にヘッドをシークさせてデータの読み
書きを行うため、読み書き速度の向上に限界がある。そ
こで、純電気的に読み書きができると共に、電源バック
アップがなくても長期間のデータ保持が可能な記憶装置
が求められる。
不揮発性半導体記憶装置のセル構造に関する。一般に、
外部記憶装置として磁気ディスクが多用されるが、磁気
ディスクは機械的にヘッドをシークさせてデータの読み
書きを行うため、読み書き速度の向上に限界がある。そ
こで、純電気的に読み書きができると共に、電源バック
アップがなくても長期間のデータ保持が可能な記憶装置
が求められる。
【０００２】
【従来の技術】図８は、かかる記憶装置に使用して好適
なスタックゲート型フラッシュメモリのセル構造図であ
る。一導電型（例えばｐ導電型）の半導体基板１とコン
トロールゲート２の間に酸化膜（図示略）を介してフロ
ーティングゲート３を配置するとともに、フローティン
グゲート３下の半導体基板１内に他導電型（例えばｎ導
電型）のソース領域４及びドレイン領域５を形成して構
成する。なお、６はドレイン領域５に接続するアルミ配
線である。
なスタックゲート型フラッシュメモリのセル構造図であ
る。一導電型（例えばｐ導電型）の半導体基板１とコン
トロールゲート２の間に酸化膜（図示略）を介してフロ
ーティングゲート３を配置するとともに、フローティン
グゲート３下の半導体基板１内に他導電型（例えばｎ導
電型）のソース領域４及びドレイン領域５を形成して構
成する。なお、６はドレイン領域５に接続するアルミ配
線である。
【０００３】フローティングゲート３に電子を注入した
り（以下、書き込み動作）、引き抜いたり（以下、消去
動作）することによってしきい値Ｖthを変化させ、ソー
ス領域４とドレイン領域５間のオン／オフを読み出しデ
ータに対応させる。
り（以下、書き込み動作）、引き抜いたり（以下、消去
動作）することによってしきい値Ｖthを変化させ、ソー
ス領域４とドレイン領域５間のオン／オフを読み出しデ
ータに対応させる。
【０００４】
【発明が解決しようとする課題】しかしながら、かかる
従来の半導体記憶装置のセル構造にあっては、フローテ
ィングゲート３からソース領域４へと電子（−電荷）を
引き抜く構成となっていたため、引抜き経路中の接合
（基板１とソース領域４の接合）部でｂａｎｄ ｔｏ
ｂａｎｄトンネルによる正孔（＋電荷）が発生し、この
正孔がフローティングゲート３方向に注入されることが
あり、フローティングゲート３と基板１の間の酸化膜
（ゲート酸化膜）に電子や正孔がトラップ（捕捉）さ
れ、ゲート酸化膜の電荷の影響でしきい値Ｖthが変動す
るといった問題点があった。
従来の半導体記憶装置のセル構造にあっては、フローテ
ィングゲート３からソース領域４へと電子（−電荷）を
引き抜く構成となっていたため、引抜き経路中の接合
（基板１とソース領域４の接合）部でｂａｎｄ ｔｏ
ｂａｎｄトンネルによる正孔（＋電荷）が発生し、この
正孔がフローティングゲート３方向に注入されることが
あり、フローティングゲート３と基板１の間の酸化膜
（ゲート酸化膜）に電子や正孔がトラップ（捕捉）さ
れ、ゲート酸化膜の電荷の影響でしきい値Ｖthが変動す
るといった問題点があった。
【０００５】こうしたしきい値Ｖthの変動は、書き換え
回数の増加に伴って徐々に大きくなり、ついには正規の
書き込みデータの判別が不可能になる程度になることが
あった。そこで、本発明は、接合を通らずに電子を引き
抜くことができ、ゲート酸化膜への電荷トラップを抑制
してしきい値の変動を回避することを目的とする。
回数の増加に伴って徐々に大きくなり、ついには正規の
書き込みデータの判別が不可能になる程度になることが
あった。そこで、本発明は、接合を通らずに電子を引き
抜くことができ、ゲート酸化膜への電荷トラップを抑制
してしきい値の変動を回避することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、上記目的を達
成するために、一導電型の半導体基板とコントロールゲ
ートの間に酸化膜を介してフローティングゲートを配置
し、該フローティングゲート下の半導体基板内に他導電
型のソース領域及びドレイン領域を形成して構成する半
導体記憶装置のセル構造において、前記フローティング
ゲートのゲート端から微小距離を隔てて所定のサブゲー
トを配置し、且つ、ゲート端と該サブゲート間に酸化膜
を介在させたことを特徴とする。
成するために、一導電型の半導体基板とコントロールゲ
ートの間に酸化膜を介してフローティングゲートを配置
し、該フローティングゲート下の半導体基板内に他導電
型のソース領域及びドレイン領域を形成して構成する半
導体記憶装置のセル構造において、前記フローティング
ゲートのゲート端から微小距離を隔てて所定のサブゲー
トを配置し、且つ、ゲート端と該サブゲート間に酸化膜
を介在させたことを特徴とする。
【０００７】
【作用】本発明では、例えばサブゲートに所定の高電圧
を印加すると、フローティングゲートからサブゲートへ
と電子が引き抜かれ、この引抜き経路中には接合が介在
しない。したがって、ｂａｎｄ ｔｏ ｂａｎｄトンネ
ルが起きないので、ゲート酸化膜へのトラップが抑制さ
れ、しきい値変動が回避される。
を印加すると、フローティングゲートからサブゲートへ
と電子が引き抜かれ、この引抜き経路中には接合が介在
しない。したがって、ｂａｎｄ ｔｏ ｂａｎｄトンネ
ルが起きないので、ゲート酸化膜へのトラップが抑制さ
れ、しきい値変動が回避される。
【０００８】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１〜図４は本発明に係る半導体記憶装置のセル
構造の第１実施例を示す図である。本実施例では、図１
に示すように、一導電型（例えばｐ導電型）の半導体基
板１１とコントロールゲート１２の間に酸化膜１３とゲ
ート酸化膜１４を介してフローティングゲート１５を配
置するとともに、フローティングゲート１５下の半導体
基板１１内に他導電型（例えばｎ導電型）のソース領域
１６及びドレイン領域１７を形成して構成する例えばス
タックゲート型フラッシュメモリのセル構造において、
前記フローティングゲート１５の両ゲート端１５ａ、１
５ｂから微小距離Ｌを隔てて所定のサブゲート１８ａ、
１８ｂを配置し、且つ、ゲート端１５ａ、１５ｂとサブ
ゲート１８ａ、１８ｂの間に酸化膜１９ａ、１９ｂを介
在させたことを特徴とする。なお、２０はドレイン領域
１７に接続するアルミ配線である。
する。図１〜図４は本発明に係る半導体記憶装置のセル
構造の第１実施例を示す図である。本実施例では、図１
に示すように、一導電型（例えばｐ導電型）の半導体基
板１１とコントロールゲート１２の間に酸化膜１３とゲ
ート酸化膜１４を介してフローティングゲート１５を配
置するとともに、フローティングゲート１５下の半導体
基板１１内に他導電型（例えばｎ導電型）のソース領域
１６及びドレイン領域１７を形成して構成する例えばス
タックゲート型フラッシュメモリのセル構造において、
前記フローティングゲート１５の両ゲート端１５ａ、１
５ｂから微小距離Ｌを隔てて所定のサブゲート１８ａ、
１８ｂを配置し、且つ、ゲート端１５ａ、１５ｂとサブ
ゲート１８ａ、１８ｂの間に酸化膜１９ａ、１９ｂを介
在させたことを特徴とする。なお、２０はドレイン領域
１７に接続するアルミ配線である。
【０００９】かかる構造のメモリセルは、まず、図２
（ａ）に示すように、２層のポリシリコンによってコン
トロールゲート１２とフローティングゲート１５を形成
すると共に、基板１１に他導電型の不純物を拡散してソ
ース領域１６とドレイン領域１７を形成する。なお、図
２ではゲート酸化膜を含む各酸化膜の工程を省略してい
る。
（ａ）に示すように、２層のポリシリコンによってコン
トロールゲート１２とフローティングゲート１５を形成
すると共に、基板１１に他導電型の不純物を拡散してソ
ース領域１６とドレイン領域１７を形成する。なお、図
２ではゲート酸化膜を含む各酸化膜の工程を省略してい
る。
【００１０】次に、図２（ｂ）に示すように、コントロ
ールゲート１２とフローティングゲート１５を覆ってポ
リシリコン２１を堆積すると、ポリシリコンの断面形状
が、基板１１とほぼ同レベルからほぼ垂直に立ち上がっ
てコントロールゲート１２の表面とほぼ同レベルに至
り、再びほぼ垂直に立ち下がって基板１１とほぼ同レベ
ルになるような形状を描くようになる。したがって、異
方性エッチングによってポリシリコンの立上り部分と立
ち下がり部分を残すことにより、本願発明の要旨に記載
のサブゲートを形成できる。
ールゲート１２とフローティングゲート１５を覆ってポ
リシリコン２１を堆積すると、ポリシリコンの断面形状
が、基板１１とほぼ同レベルからほぼ垂直に立ち上がっ
てコントロールゲート１２の表面とほぼ同レベルに至
り、再びほぼ垂直に立ち下がって基板１１とほぼ同レベ
ルになるような形状を描くようになる。したがって、異
方性エッチングによってポリシリコンの立上り部分と立
ち下がり部分を残すことにより、本願発明の要旨に記載
のサブゲートを形成できる。
【００１１】サブゲート１８ａ、１８ｂを周辺回路に接
続するための引出し部のパターンは、セルのブロック化
の仕方によって２通りになる。セルのブロックをワード
ライン方向にレイアウトする場合はビットラインの端か
ら引き出すようにし、また、図３に示すように、セルの
ブロックをビットライン方向にレイアウトする場合は引
出しライン２２をフィールド酸化膜上に設け、数ワード
ラインで１ブロックを構成するようにする。何れの方式
でも、サブゲート１８ａ、１８ｂの引出しラインをデコ
ータに接続することにより、ブロック単位の一括消去が
可能になる。
続するための引出し部のパターンは、セルのブロック化
の仕方によって２通りになる。セルのブロックをワード
ライン方向にレイアウトする場合はビットラインの端か
ら引き出すようにし、また、図３に示すように、セルの
ブロックをビットライン方向にレイアウトする場合は引
出しライン２２をフィールド酸化膜上に設け、数ワード
ラインで１ブロックを構成するようにする。何れの方式
でも、サブゲート１８ａ、１８ｂの引出しラインをデコ
ータに接続することにより、ブロック単位の一括消去が
可能になる。
【００１２】２つのサブゲート１８ａ、１８ｂを独立し
て引出し、一方のサブゲートに負の電圧を印加するよう
にしてもよい。こうすると、サブゲートとフローティン
グゲート間の電界を強めてトンネル電流を高めることが
でき、電子の引抜き作用を促進して消去時間を短縮でき
る。この場合、サブゲート１８ａ、１８ｂの引出しライ
ンを図４に示すようにレイアウトすれば、数ビットライ
ン毎にブロック化でき、図３と同様に一括消去すること
ができる。
て引出し、一方のサブゲートに負の電圧を印加するよう
にしてもよい。こうすると、サブゲートとフローティン
グゲート間の電界を強めてトンネル電流を高めることが
でき、電子の引抜き作用を促進して消去時間を短縮でき
る。この場合、サブゲート１８ａ、１８ｂの引出しライ
ンを図４に示すようにレイアウトすれば、数ビットライ
ン毎にブロック化でき、図３と同様に一括消去すること
ができる。
【００１３】なお、上記実施例では、フローティングゲ
ート１５の両ゲート端１５ａ、１５ｂに面して２個のサ
ブゲート１８ａ、１８ｂを配置しているが、何れか１個
であってもよい。このような構造のメモリセルによれ
ば、例えばサブゲート１８ａに高電圧を印加することに
より、フローティングゲート１５の電子を当該サブゲー
ト１８ａへと引き抜くことができる。したがって、電子
の引抜き経路中に接合が存在しないので、ｂａｎｄ ｔ
ｏ ｂａｎｄトンネルが起きず、ゲート酸化膜の電荷ト
ラップを抑制でき、しきい値Ｖthの変動を回避できる。
ート１５の両ゲート端１５ａ、１５ｂに面して２個のサ
ブゲート１８ａ、１８ｂを配置しているが、何れか１個
であってもよい。このような構造のメモリセルによれ
ば、例えばサブゲート１８ａに高電圧を印加することに
より、フローティングゲート１５の電子を当該サブゲー
ト１８ａへと引き抜くことができる。したがって、電子
の引抜き経路中に接合が存在しないので、ｂａｎｄ ｔ
ｏ ｂａｎｄトンネルが起きず、ゲート酸化膜の電荷ト
ラップを抑制でき、しきい値Ｖthの変動を回避できる。
【００１４】図５、図６は本発明に係る半導体記憶装置
のセル構造の第２実施例を示す図であり、サブゲートと
ソース領域の位置関係を工夫した例である。なお、第１
実施例と同一の構成要素には同一符号を付してある。図
５において、基板３１に形成された他導電型のソース領
域３２は、サブゲート１８ａの直下から外れた位置にあ
る。こうすると、サブゲート１８ａ直下をチャネル領域
として使用でき、サブゲート１８ａを選択ゲートとして
機能させることができる。すなわち、サブゲート１８ａ
に所定の選択電圧を印加してそのサブゲート１８ａ直下
にチャネルを形成することにより、コントロールゲート
１２、フローティングゲート１５、ソース領域３２及び
ドレイン領域１７からなる１個のセルを選択セルとする
ことができる。
のセル構造の第２実施例を示す図であり、サブゲートと
ソース領域の位置関係を工夫した例である。なお、第１
実施例と同一の構成要素には同一符号を付してある。図
５において、基板３１に形成された他導電型のソース領
域３２は、サブゲート１８ａの直下から外れた位置にあ
る。こうすると、サブゲート１８ａ直下をチャネル領域
として使用でき、サブゲート１８ａを選択ゲートとして
機能させることができる。すなわち、サブゲート１８ａ
に所定の選択電圧を印加してそのサブゲート１８ａ直下
にチャネルを形成することにより、コントロールゲート
１２、フローティングゲート１５、ソース領域３２及び
ドレイン領域１７からなる１個のセルを選択セルとする
ことができる。
【００１５】図６は第２実施例のプロセス工程図であ
る。まず、図６（ａ）に示すように、２層のポリシリコ
ンによってコントロールゲート１２とフローティングゲ
ート１５を形成し、次いで、図６（ｂ）に示すように、
ソース側の電極部をレジストで覆うと共に、ドレイン側
電極部に他導電型不純物を拡散してドレイン領域１７を
形成する。次に、図６（ｃ）に示すように、ポリシリコ
ン２１を堆積してこのポリシリコン２１を異方性エッチ
ングすることにより、サブゲート１８ａ、１８ｂを形成
し、サブゲート１８ａ、１８ｂに引出し部（第１実施例
の引出し方法と同じ）を形成した後、図６（ｄ）に示す
ように、ドレイン電極部をレジストで覆うと共に、ソー
ス側電極部に他導電型不純物を拡散してソース領域３２
を形成し完成する。
る。まず、図６（ａ）に示すように、２層のポリシリコ
ンによってコントロールゲート１２とフローティングゲ
ート１５を形成し、次いで、図６（ｂ）に示すように、
ソース側の電極部をレジストで覆うと共に、ドレイン側
電極部に他導電型不純物を拡散してドレイン領域１７を
形成する。次に、図６（ｃ）に示すように、ポリシリコ
ン２１を堆積してこのポリシリコン２１を異方性エッチ
ングすることにより、サブゲート１８ａ、１８ｂを形成
し、サブゲート１８ａ、１８ｂに引出し部（第１実施例
の引出し方法と同じ）を形成した後、図６（ｄ）に示す
ように、ドレイン電極部をレジストで覆うと共に、ソー
ス側電極部に他導電型不純物を拡散してソース領域３２
を形成し完成する。
【００１６】図７は本発明に係る半導体記憶装置のセル
構造の第３実施例を示す図であり、上記第２実施例のド
レイン側の一方のサブゲート１８ｂをエッチングによっ
て取り除いたものである。このようにしても、他方のサ
ブゲート１８ａにフローティングゲート１５の電子を引
き抜くことができるとともに、サブゲートをセル当たり
１個としたので、セルの占有面積を減少させることがで
きる。
構造の第３実施例を示す図であり、上記第２実施例のド
レイン側の一方のサブゲート１８ｂをエッチングによっ
て取り除いたものである。このようにしても、他方のサ
ブゲート１８ａにフローティングゲート１５の電子を引
き抜くことができるとともに、サブゲートをセル当たり
１個としたので、セルの占有面積を減少させることがで
きる。
【００１７】
【発明の効果】本発明によれば、フローティングゲート
のゲート端から微小距離を隔てて所定のサブゲートを配
置したので、接合を通らずに電子を引き抜くことがで
き、ゲート酸化膜への電荷トラップを抑制してしきい値
の変動を回避することができる。
のゲート端から微小距離を隔てて所定のサブゲートを配
置したので、接合を通らずに電子を引き抜くことがで
き、ゲート酸化膜への電荷トラップを抑制してしきい値
の変動を回避することができる。
【図１】第１実施例の構造図である。
【図２】第１実施例のプロセス図である。
【図３】第１実施例のレイアウト図である。
【図４】第１実施例の他のレイアウト図である。
【図５】第２実施例の構造図である。
【図６】第２実施例のプロセス図である。
【図７】第３実施例の構造図である。
【図８】従来例の構造図である。
１１：基板（半導体基板） １２：コントロールゲート １３、１４、１９ａ、１９ｂ：酸化膜 １５：フローティングゲート １５ａ、１５ｂ：ゲート端 １６：ソース領域 １７：ドレイン領域 Ｌ：微小距離 １８ａ、１８ｂ：サブゲート
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 16/04
Claims (2)
- 【請求項１】一導電型の半導体基板とコントロールゲー
トの間に酸化膜を介してフローティングゲートを配置
し、該フローティングゲート下の半導体基板内に他導電
型のソース領域及びドレイン領域を形成して構成する半
導体記憶装置のセル構造において、 前記フローティングゲートのゲート端から微小距離を隔
てて所定のサブゲートを配置し、 且つ、ゲート端と該サブゲート間に酸化膜を介在させた
ことを特徴とする半導体記憶装置のセル構造。 - 【請求項２】前記サブゲートに所定の高電圧を印加する
ことを特徴とする半導体記憶装置のセル構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29155891A JPH05129626A (ja) | 1991-11-07 | 1991-11-07 | 半導体記憶装置のセル構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29155891A JPH05129626A (ja) | 1991-11-07 | 1991-11-07 | 半導体記憶装置のセル構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05129626A true JPH05129626A (ja) | 1993-05-25 |
Family
ID=17770477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29155891A Pending JPH05129626A (ja) | 1991-11-07 | 1991-11-07 | 半導体記憶装置のセル構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05129626A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5631482A (en) * | 1994-09-30 | 1997-05-20 | United Microelectronics Corporation | Flash EEPROM memory cell with polysilicon source/drain |
| US6091101A (en) * | 1998-03-30 | 2000-07-18 | Worldwide Semiconductor Manufacturing Corporation | Multi-level flash memory using triple well |
| DE19747776C2 (de) * | 1996-12-26 | 2000-12-28 | Lg Semicon Co Ltd | Flash-Halbleiterspeicher mit Stapelgate und Verfahren zu dessen Herstellung |
| CN102412132A (zh) * | 2010-09-23 | 2012-04-11 | 新加坡商格罗方德半导体私人有限公司 | 电子可擦除式只读存储器单元 |
-
1991
- 1991-11-07 JP JP29155891A patent/JPH05129626A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5631482A (en) * | 1994-09-30 | 1997-05-20 | United Microelectronics Corporation | Flash EEPROM memory cell with polysilicon source/drain |
| DE19747776C2 (de) * | 1996-12-26 | 2000-12-28 | Lg Semicon Co Ltd | Flash-Halbleiterspeicher mit Stapelgate und Verfahren zu dessen Herstellung |
| US6091101A (en) * | 1998-03-30 | 2000-07-18 | Worldwide Semiconductor Manufacturing Corporation | Multi-level flash memory using triple well |
| CN102412132A (zh) * | 2010-09-23 | 2012-04-11 | 新加坡商格罗方德半导体私人有限公司 | 电子可擦除式只读存储器单元 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000613 |