JPH08148587A

JPH08148587A - 不揮発性半導体記憶装置

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Publication number: JPH08148587A
Application number: JP6286774A
Authority: JP
Inventors: Seiji Yamada; 誠司山田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1994-11-21
Filing date: 1994-11-21
Publication date: 1996-06-07
Anticipated expiration: 2018-03-31
Also published as: JP3392547B2

Abstract

(57)【要約】【目的】均一な消去特性が得られ、データの誤読み出し
を防止できると共に、電荷の保持特性を高めることがで
きる不揮発性半導体記憶装置を提供することを目的とし
ている。【構成】基板上にゲート酸化膜２７を介してフローティ
ングゲート２８を備えたメモリセル構造を有し、データ
の書き込みをフローティングゲート２８へのチャネルホ
ットエレクトロン注入で行い、消去をフローティングゲ
ート２８へのホットホール注入により行うことを特徴と
している。書き込み及び消去ともにホットキャリアを用
いるので、膜厚の薄いトンネル酸化膜が不要になり、ト
ンネル酸化膜の形成不良に起因する誤読み出しなどの不
良が発生し難くなる。また、ホットキャリア注入は、Ｆ
−Ｎトンネル電流と比較して酸化膜厚のばらつき等の変
動に影響され難いため、均一な消去特性が得られ、過消
去の発生を抑制できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は不揮発性半導体記憶装
置に関するもので、特に、書き込みをチャネルホットエ
レクトロンで行い、消去を基板ホットホールで行うフラ
ッシュメモリに関する。

【０００２】

【従来の技術】１９９３年８月発行のＩＥＥＥＥＤＬ
には、図１２及び図１３に示すような構成のフラッシュ
メモリが開示されている。図１２は概略構成を示す斜視
図、図１３は上記図１２に示したメモリセルの断面構成
図である。図１２及び図１３において、１０はｐ型のシ
リコン基板、１１は柱状構造（以下柱と称する）、１２
はワード線、１３はビット線、１４はゲート酸化膜、１
５はフローティングゲート、１６は絶縁膜、１７はコン
トロールゲート（図１２のワード線１２に対応する）、
１８はｎ⁺ 型のソース領域、１９はｎ⁺ 型のドレイン領
域、２０は層間絶縁膜である。

【０００３】上記柱１１は、ｐ型のシリコン基板１０の
主表面がＲＩＥ等の異方性エッチング法によりエッチン
グされて形成され、この柱１１の基部周辺の基板１０中
にｎ⁺ 型のソース領域１８が、柱１１の上部にｎ⁺ 型の
ドレイン領域１９がそれぞれ配置されている。そして、
上記ソース領域１８とドレイン領域１９間の基板１０、
すなわち柱１１の側面が全てチャネル領域として働く。
この柱１１の側壁には、ゲート酸化膜１４を介してフロ
ーティングゲート１５が形成され、更にフローティング
ゲート１５の周りには絶縁膜１６を介してコントロール
ゲート１７が形成される。上記柱１１は、層間絶縁膜２
０で埋め込まれ、この層間絶縁膜２０上に形成されたビ
ット線１３と上記ドレイン領域１９とがコンタクトされ
ている。

【０００４】上記構成のメモリセルへのデータの書き込
み及び消去は、ドレイン電位をＶｄ、コントロールゲー
トの電位をＶｃｇ、及びソース電位をＶｓとすると次の
ように設定して行われる。すなわち、データの書き込み
は、例えばＶｄ＝６Ｖ、Ｖｃｇ＝１２Ｖとすることによ
り、ドレイン領域１９の近傍のチャネル領域で発生した
チャネルホットエレクトロンをゲート酸化膜１４を介し
てフローティングゲート１５へ注入することによって行
う。一方、消去は、Ｖｃｇ＝−１２Ｖ、Ｖｓ＝６Ｖとす
ることにより、フローティングゲート１５からソース領
域１８への電子のファウラー・ノルドハイム電流によっ
て行う。

【０００５】ところで、上記のような構成のメモリセル
では、消去をファウラー・ノルドハイム電流によって行
うため、均一な膜厚の薄い酸化膜（ゲート酸化膜１４）
が不可欠である。しかしながら、消去を行うソース領域
１８の周りの基板１０（柱１１の側壁部）は異方性エッ
チングにより形成されているため、表面の平坦性が悪
く、均一な膜厚の安定した薄い酸化膜を形成するのは難
しい。このため、メモリセル毎の消去特性のばらつきが
大きくなり、過消去状態となるメモリセルが発生し易
く、過消去されたメモリセルと同一列のメモリセルから
データを読み出す際、誤読み出しが発生するという問題
がある。

【０００６】また、消去をファウラー・ノルドハイム電
流によって行う場合には、トンネル酸化膜（ゲート酸化
膜１４）に高電界を印加するため、この酸化膜の劣化が
急速に進行する。この傾向は、微細化に伴うトンネル酸
化膜の薄膜化につれてますます顕著になり、フローティ
ングゲート１５に蓄積された電荷の十分な保持ができな
くなるという問題を生ずる。

【０００７】

【発明が解決しようとする課題】上記のように従来の不
揮発性半導体記憶装置は、メモリセル毎の消去特性のば
らつきが大きく、過消去状態となるメモリセルが発生し
易いため、過消去されたメモリセルと同一列のメモリセ
ルからデータを読み出す際に誤読み出しが発生するとい
う問題があった。

【０００８】また、微細化に伴うゲート酸化膜の薄膜化
によってフローティングゲートに蓄積された電荷の保持
が難しくなるという問題があった。この発明は上記のよ
うな事情に鑑みてなされたもので、その目的とするとこ
ろは、均一な消去特性が得られ、データの誤読み出しを
防止できる不揮発性半導体記憶装置を提供することにあ
る。また、この発明の他の目的は、電荷の保持特性を高
めることができる不揮発性半導体記憶装置を提供するこ
とである。

【０００９】

【課題を解決するための手段】この発明の請求項１の不
揮発性半導体記憶装置は、半導体基板上にゲート酸化膜
を介して形成されたフローティングゲートを備えたメモ
リセルを有し、このメモリセルへのデータの書き込み及
び消去を、上記フローティングゲートへのチャネルホッ
トエレクトロン注入とホットホール注入により行うこと
を特徴としている。

【００１０】請求項２に記載したように、前記フローテ
ィングゲートへのチャネルホットエレクトロン注入とホ
ットホール注入を、前記半導体基板中に形成されたドレ
イン領域とソース領域との間の領域で行う。

【００１１】請求項３に記載したように、前記フローテ
ィングゲートへのチャネルホットエレクトロン注入をド
レイン領域の近傍から前記ゲート酸化膜を介して行い、
前記フローティングゲートへのホットホール注入をソー
ス領域に隣接して設けられ、ソース領域と同一導電型で
且つソース領域より不純物濃度が低い不純物拡散領域か
ら前記ゲート酸化膜を介して行う。

【００１２】また、請求項４の不揮発性半導体記憶装置
は、半導体基板の主表面に形成された柱と、この柱を取
り巻くようにゲート酸化膜を介して形成されたフローテ
ィングゲートと、上記フローティングゲートの周りに絶
縁膜を介して形成されたコントロールゲートと、上記コ
ントロールゲート下の上記半導体基板の表面領域に形成
されたソース領域と、上記柱の上部に形成されたドレイ
ン領域と、上記ソース領域とドレイン領域との間の上記
柱中に、上記半導体基板の主表面と垂直な方向に形成さ
れるチャネル領域と、上記フローティングゲート及び上
記チャネル領域下の上記半導体基板中に形成され、ソー
ス領域と同一導電型で且つソース領域よりも不純物濃度
が低い不純物拡散領域とを有するメモリセルを具備する
ことを特徴とする。

【００１３】請求項５に記載したように、前記メモリセ
ルへのデータの書き込みは、前記ドレイン領域の近傍の
前記チャネル領域から、前記ゲート酸化膜を介して前記
フローティングゲートにチャネルホットエレクトロンを
注入することによって行い、前記メモリセルのデータの
消去は前記不純物拡散領域から前記ゲート酸化膜を介し
て前記フローティングゲートにホットホールを注入する
ことによって行うことを特徴とする。

【００１４】この発明の請求項６に記載した不揮発性半
導体記憶装置は、半導体基板上にゲート酸化膜を介して
形成されたフローティングゲートと、このフローティン
グゲート上に絶縁膜を介して形成されたコントロールゲ
ートとを有するメモリセルを備えた不揮発性半導体記憶
装置において、上記コントロールゲートは、ワード線の
延びている方向のフローティングゲートで共用され、且
つワード線の延びている方向と直交する方向のフローテ
ィングゲートで共用されることを特徴とする。

【００１５】更に、この発明の請求項７に記載した不揮
発性半導体記憶装置は、メモリセルが列方向及び行方向
に等間隔に配置された不揮発性半導体記憶装置におい
て、前記メモリセルとビット線とのコンタクトを、任意
のメモリセルのコンタクトに対して、隣接するコンタク
トを行方向に１つ、列方向に２つ離れた位置のメモリセ
ルに配置したことを特徴とする。

【００１６】請求項８に記載したように、前記メモリセ
ルへのデータの書き込み及び消去を、上記フローティン
グゲートへのチャネルホットエレクトロン注入とホット
ホール注入により行うことを特徴とする。

【００１７】

【作用】請求項１ないし５のような構成によれば、書き
込み及び消去共にホットキャリアを用いるので、ゲート
酸化膜として膜厚の薄いトンネル酸化膜が不要になる。
またホットキャリア注入は、Ｆ−Ｎトンネル電流と比較
して酸化膜厚のばらつきなどの変動に影響され難いた
め、各メモリセルの消去特性を等しくでき、過消去の発
生を抑制できる。従って、均一な消去特性が得られ、デ
ータの誤読み出しを防止できる。また、トンネル酸化膜
に比して厚いゲート酸化膜を用いることができるので、
ゲート酸化膜の劣化を少なくでき、電荷の保持特性を高
めることができる。

【００１８】請求項６ないし８に示す構成によれば、隣
り合うメモリセルでワード線（コントロールゲート）を
共用するので微細化が可能となり、均一な消去特性によ
りデータの誤読み出しを防止できるとともに、電荷の保
持特性を高めることができる。

【００１９】

【実施例】以下、この発明の一実施例について図面を参
照して説明する。図１及び図２はそれぞれ、この発明の
第１の実施例に係る不揮発性半導体記憶装置におけるメ
モリセルの構成を示すもので、図１はメモリセルの構成
を示す断面図、図２は図１に示したメモリセルのパター
ン平面図で、図２のＡ−Ａ´線に沿った断面が図１に対
応している。但し、図２では図面を簡単化するために層
間絶縁膜とビット線を省略した状態のパターン平面を示
している。

【００２０】図１及び図２において、２１はｐ型シリコ
ン基板、２２は上記基板２１の表面がＲＩＥ等の異方性
エッチングで選択的に除去されて形成された柱状構造
（柱と略称する）、２３はｎ⁺ 型のソース領域、２４は
ｎ⁺ 型のドレイン領域、２５はチャネル領域、２６はｎ
^- 型の不純物拡散領域、２７はゲート酸化膜、２８はフ
ローティングゲート、２９は絶縁膜、３０はコントロー
ルゲート、３１は層間絶縁膜、３２はビット線である。

【００２１】図１及び図２に示す如く、柱２２の上部に
はドレイン領域２４が形成され、この柱２２の基部を含
むシリコン基板２１の表面にはｎ^- 型の不純物拡散領域
２６が形成されている。上記ドレイン領域２４と不純物
拡散領域２６との間の柱２２中がチャネル領域２５とし
て働く。上記柱２２の側壁部には、この柱２２を取り囲
むように、ゲート酸化膜２７を介してフローティングゲ
ート２８が設けられ、このフローティングゲート２８を
取り囲むように絶縁膜２９を介してコントロールゲート
３０が設けられている。そして、上記コントロールゲー
ト３０下の基板２１の表面領域にソース領域２３が配置
される。このソース領域２３は、不純物拡散領域２６内
に設けられ、これらの領域２３，２６は電気的に連続し
た領域になっている。

【００２２】次に、図３〜図６を参照しつつ上記図１及
び図２に示したメモリセルの製造工程を説明する。ま
ず、ｐ型シリコン基板２１の主表面に柱２２を形成する
ために、基板２１の表面にレジストを塗布し、パターニ
ングを行って図３に示すようなレジストマスク３３を形
成する。

【００２３】次に、ＲＩＥ等の異方性エッチングによ
り、基板２１の表面を１．０μｍの深さまでエッチング
した後、上記レジストマスク３３を除去し、熱酸化によ
り基板２１の表面に厚さが２００オングストローム程度
の酸化膜３４を形成する。その後、図４に示すように、
基板２１の主表面に対して斜め方向にボロンを８×１０
¹²ａｔｏｍｓ／ｃｍ² 程度イオン注入する。引き続き、
基板２１の主表面に対して垂直に、リンを５×１０¹³ａ
ｔｏｍｓ／ｃｍ² 程度イオン注入する。

【００２４】上記酸化膜３４をＮＨ₄ Ｆで除去後、熱酸
化により基板２１の表面を酸化し、厚さが２００オング
ストローム程度のゲート酸化膜２７を形成する。その
後、全面に厚さ１０００オングストロームのポリシリコ
ン層を堆積形成後、このポリシリコン層中にＰＯＣｌ₃
による熱拡散でリンを導入する。そして、図５に示すよ
うに、異方性エッチングを行って柱２２の側壁部にポリ
シリコンを残存させることによりフローティングゲート
２８を形成する。

【００２５】ＣＶＤ法により、厚さ１００オングストロ
ームの酸化膜、厚さ１５０オングストロームのシリコン
窒化膜、及び厚さ７０オングストロームの酸化膜を順次
積層形成し、３層構造の絶縁膜２８を形成する。次に、
全面にＡｓを５×１０¹⁵ａｔｏｍｓ／ｃｍ² 程度イオン
注入して、ソース領域２３とドレイン領域２４を同時に
形成する。その後、リンをドープした厚さ４０００オン
グストロームのポリシリコン層を全面に堆積形成し、異
方性エッチングを行って柱２２の側壁部にこのポリシリ
コン層を残存させると図６に示すような構造が得られ
る。残存されたポリシリコン層３０は、コントロールゲ
ート（ワード線）として働く。

【００２６】その後、ＣＶＤ酸化膜（層間絶縁膜３１）
によりメモリセル間の凹部を補填し、Ａｌからなる配線
（ビット線３２）を形成すると図１に示したようなメモ
リセルが完成する。

【００２７】上記図１及び図２に示したメモリセルで
は、ソース領域２３をコントロールゲート３０の直下に
配置し、ｎ^- 型不純物拡散領域２６をソース領域２３の
間に配置している。また、ゲート酸化膜２７として、薄
いトンネル酸化膜は使用していない。

【００２８】上記図１及び図２に示したメモリセルへの
データの書き込み及び消去は次のようにして行う。すな
わち、ドレイン電位をＶｄ、コントロールゲート３０の
電位をＶｃｇ、ソース電位をＶｓ、基板電位をＶｓｕｂ
及びチャネル電位をＶｃｈとすると、書き込み時には従
来と同様に、例えばＶｄ＝６Ｖ、Ｖｃｇ＝１２Ｖとする
ことにより、ドレイン領域２４の近傍のチャネル領域２
５でチャネルホットエレクトロンを発生させ、ゲート酸
化膜２７を介してフローティングゲート２８に注入す
る。一方、消去は、例えばＶｓ＝Ｖｓｕｂ＝５Ｖ、Ｖｃ
ｈ＝０Ｖ、Ｖｃｇ＝−５Ｖとすることにより、ｎ^- 型不
純物拡散領域２６からゲート酸化膜２７を介してフロー
ティングゲート２８へ基板ホットホールを注入して行
う。

【００２９】上記のような構成によれば、書き込み及び
消去共にホットキャリアを用いるので、膜厚の薄いトン
ネル酸化膜が不要になる。またホットキャリア注入は、
Ｆ−Ｎトンネル電流と比較して酸化膜厚のばらつきなど
の変動に影響され難いため、各メモリセルの消去特性を
等しくでき、過消去の発生を抑制できる。従って、均一
な消去特性が得られ、データの誤読み出しを防止でき
る。また、ゲート酸化膜２７としてトンネル酸化膜より
も厚い酸化膜を用いることができるので、電界を印加し
た時の酸化膜の劣化が少なく、電荷の保持特性を高める
ことができる。

【００３０】なお、上記第１実施例では、ソース領域２
３を不純物拡散領域２６内に設けたが、不純物拡散領域
２６をソース領域２３よりも浅く形成し、ソース領域２
３間に、これらの領域と接して不純物拡散領域２６を設
けることにより、電気的に連続した領域にしても良い。

【００３１】図７は、この発明の第２の実施例に係る不
揮発性半導体記憶装置について説明するためのもので、
隣接する二つのメモリセル部を抽出して示す断面構成図
である。図７において、前記図１ないし図６と同一構成
部には同じ符号を付している。この第２実施例では、隣
り合うメモリセルでワード線（コントロールゲート３
０）を共有している。これによって、上述した第１実施
例よりも更に微細化が可能になる。この構成を採用する
ためには、ワード線を共有する隣のビットと選択性を持
たせる必要があり、その一つの手段として、図８に示す
ようにメモリセルの行列配置に対して斜め方向にビット
線３２を配置し、ビット線３２とドレイン領域２４との
コンタクト３５を任意のメモリセルのコンタクトに対し
て、隣接するコンタクトを行方向に１つ、列方向に２つ
離れた位置のメモリセルに配置することが考えられる。

【００３２】図９は、この発明の第３の実施例に係る不
揮発性半導体記憶装置におけるメモリセルの断面図であ
る。このメモリセルは、上記図１及び図２に示したメモ
リセル構造において、ｎ^- 型不純物拡散領域２６をチャ
ネル領域２５下で分離したものである。

【００３３】図９に示す構成の場合には、消去の際、Ｖ
ｓｕｂ＝Ｖｃｈ＝０Ｖとし、ｎ^- 型不純物拡散領域２６
内で熱平衡的に発生するホールをゲート酸化膜２６を介
してフローティングゲート２８に注入する。

【００３４】このように構成すれば、チャネル領域２５
の電位が基板２１の電位に設定され、浮遊状態とならな
いため、電圧の制御が容易となる。図１０及び図１１は
それぞれ、この発明の第４の実施例に係る不揮発性半導
体記憶装置について説明するためのもので、図１０はパ
ターン平面図、図１１は図１０のＢ−Ｂ´線に沿った断
面図である。図１０では図面を簡単化するために層間絶
縁膜とビット線を省略した状態で示している。

【００３５】図１０及び図１１に示すメモリセルは、１
つの柱２２に複数のメモリセルを形成している。他の基
本的な構成は、上記図１及び図２に示した構成と同様で
あるので、同一部分に同じ符号を付してその詳細な説明
は省略する。

【００３６】このような構成によれば、１つの柱２２の
側壁部に複数のメモリセルのフローティングゲート２８
及びコントロールゲート３０（ワード線）を形成できる
ので、高集積化に好適である。

【００３７】上述した各実施例では、書き込み及び消去
ともにホットキャリアを用いることにより、膜厚の薄い
トンネル酸化膜が不要になり、トンネル酸化膜の不良に
起因する誤読み出しなどの不良を抑制できる。また、ホ
ットキャリア注入は、Ｆ−Ｎトンネル電流に比して酸化
膜厚のばらつき等の変動に影響され難いため、消去特性
を均一化できるので、過消去の発生を抑制できる。な
お、この発明は上述した第１ないし第４の実施例に限定
されるものではなく、要旨を逸脱しない範囲で種々変形
して実施可能なのは勿論である。

【００３８】

【発明の効果】以上説明したように、この発明によれ
ば、均一な消去特性が得られ、データの誤読み出しを防
止できる不揮発性半導体記憶装置が得られる。また、電
荷の保持特性を高めることができる不揮発性半導体記憶
装置が得られる。

【図面の簡単な説明】

【図１】この発明の第１の実施例に係る不揮発性半導体
記憶装置におけるメモリセルの構成を示す断面図。

【図２】この発明の第１の実施例に係る不揮発性半導体
記憶装置におけるメモリセルの構成を示すパターン平面
図。

【図３】図１及び図２に示した不揮発性半導体記憶装置
の製造工程について説明するためのもので、第１の製造
工程を示す断面図。

【図４】図１及び図２に示した不揮発性半導体記憶装置
の製造工程について説明するためのもので、第２の製造
工程を示す断面図。

【図５】図１及び図２に示した不揮発性半導体記憶装置
の製造工程について説明するためのもので、第３の製造
工程を示す断面図。

【図６】図１及び図２に示した不揮発性半導体記憶装置
の製造工程について説明するためのもので、第４の製造
工程を示す断面図。

【図７】この発明の第２の実施例に係る不揮発性半導体
記憶装置におけるメモリセルの構成を示す断面図。

【図８】図７に示した構成を実現するためのビット線と
ドレイン領域とのコンタクトの配置例を示すパターン平
面図。

【図９】この発明の第３の実施例に係る不揮発性半導体
記憶装置におけるメモリセルの構成を示す断面図。

【図１０】この発明の第４の実施例に係る不揮発性半導
体記憶装置におけるメモリセルの構成を示すパターン平
面図。

【図１１】この発明の第５の実施例に係る不揮発性半導
体記憶装置におけるメモリセルの構成について説明する
ためのもので、図１０に示したパターンのＢ−Ｂ´線に
沿った断面図。

【図１２】従来の不揮発性半導体記憶装置について説明
するためのもので、メモリセルの構成を示す斜視図。

【図１３】従来の不揮発性半導体記憶装置について説明
するためのもので、図１１に示したメモリセルの断面構
成図。

【符号の説明】

２１…ｐ型シリコン基板（半導体基板）、２２…柱状構
造（柱）、２３…ソース領域、２４…ドレイン領域、２
５…チャネル領域、２６…ｎ^- 型不純物拡散領域、２７
…ゲート酸化膜、２８…フローティングゲート、２９…
絶縁膜、３０…コントロールゲート（ワード線）、３１
…層間絶縁膜、３２…ビット線。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/115

Claims

【特許請求の範囲】

【請求項１】半導体基板上にゲート酸化膜を介して形
成されたフローティングゲートを備えたメモリセルを有
し、このメモリセルへのデータの書き込み及び消去を、
上記フローティングゲートへのチャネルホットエレクト
ロン注入とホットホール注入により行うことを特徴とす
る不揮発性半導体記憶装置。
【請求項２】前記フローティングゲートへのチャネル
ホットエレクトロン注入とホットホール注入を、前記半
導体基板中に形成されたドレイン領域とソース領域との
間の領域で行うことを特徴とする請求項１に記載の不揮
発性半導体記憶装置。
【請求項３】前記フローティングゲートへのチャネル
ホットエレクトロン注入をドレイン領域の近傍から前記
ゲート酸化膜を介して行い、前記フローティングゲート
へのホットホール注入をソース領域に隣接して設けら
れ、ソース領域と同一導電型で且つソース領域より不純
物濃度が低い不純物拡散領域から前記ゲート酸化膜を介
して行うことを特徴とする請求項１に記載の不揮発性半
導体記憶装置。
【請求項４】半導体基板の主表面に形成された柱と、
この柱を取り巻くようにゲート酸化膜を介して形成され
たフローティングゲートと、上記フローティングゲート
の周りに絶縁膜を介して形成されたコントロールゲート
と、上記コントロールゲート下の上記半導体基板の表面
領域に形成されたソース領域と、上記柱の上部に形成さ
れたドレイン領域と、上記ソース領域とドレイン領域と
の間の上記柱中に、上記半導体基板の主表面と垂直な方
向に形成されるチャネル領域と、上記フローティングゲ
ート及び上記チャネル領域下の上記半導体基板中に形成
され、ソース領域と同一導電型で且つソース領域よりも
不純物濃度が低い不純物拡散領域とを有するメモリセル
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項５】前記メモリセルへのデータの書き込み
を、前記ドレイン領域の近傍の前記チャネル領域から、
前記ゲート酸化膜を介して前記フローティングゲートに
チャネルホットエレクトロンを注入することによって行
い、前記メモリセルのデータの消去を前記不純物拡散領
域から前記ゲート酸化膜を介して前記フローティングゲ
ートにホットホールを注入することによって行うことを
特徴とする請求項４に記載の不揮発性半導体記憶装置。
【請求項６】半導体基板上にゲート酸化膜を介して形
成されたフローティングゲートと、このフローティング
ゲート上に絶縁膜を介して形成されたコントロールゲー
トとを有するメモリセルを備えた不揮発性半導体記憶装
置において、上記コントロールゲートは、ワード線の延
びている方向のフローティングゲートで共用され、且つ
ワード線の延びている方向と直交する方向のフローティ
ングゲートで共用されることを特徴とする不揮発性半導
体記憶装置。
【請求項７】メモリセルが列方向及び行方向に等間隔
に配置された不揮発性半導体記憶装置において、前記メ
モリセルとビット線とのコンタクトを、任意のメモリセ
ルのコンタクトに対して、隣接するコンタクトを行方向
に１つ、列方向に２つ離れた位置のメモリセルに配置し
たことを特徴とする不揮発性半導体記憶装置。
【請求項８】前記メモリセルへのデータの書き込み及
び消去を、上記フローティングゲートへのチャネルホッ
トエレクトロン注入とホットホール注入により行うこと
を特徴とする請求項６または７に記載の不揮発性半導体
記憶装置。