JP3217333B2 - Ｍｏｓ型ヘテロ構造、該構造を備えた半導体装置及びその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＭＯＳ型ヘテロ構
造、該構造を備えた半導体装置及びその製造方法に関す
る。

【０００２】

【従来の技術】従来から、電界効果型のトランジスタと
して金属−絶縁物−半導体構造（以下、ＭＯＳ型ヘテロ
構造と称する）を備えたＭＯＳ電界効果型トランジスタ
が用いられている。

【０００３】以下、従来のＭＯＳ電界効果型トランジス
タの製造方法について図９（ａ）〜（ｄ）を参照しなが
ら説明する。

【０００４】まず、図９（ａ）に示すように、通常の単
結晶シリコンからなる半導体基板つまりシリコン基板５
０を用意した後、図９（ｂ）に示すように、シリコン基
板５０の表面に熱酸化法によりシリコン酸化膜５１を形
成する。このとき、シリコン酸化膜５１は主として非晶
質（アモルファス）の二酸化シリコン（ＳｉＯ₂ ）から
形成されている。

【０００５】次に、シリコン酸化膜５１上に多結晶シリ
コン膜等の導電性薄膜（図示省略）を堆積した後、ゲー
ト電極形成領域を覆うレジストパターン（図示省略）を
マスクとして該導電性薄膜及びシリコン酸化膜５１に対
して順次エッチングを行なって、図９（ｃ）に示すよう
に、シリコン基板５０上にシリコン酸化膜５１からなる
ゲート絶縁膜５２を介してゲート電極５３を形成する。

【０００６】次に、図９（ｄ）に示すように、ゲート電
極５３の側面に側壁酸化膜５４を形成した後、ゲート電
極５３及び側壁酸化膜５４をマスクとしてシリコン基板
５０に対して不純物をドーピングしてソース領域５５及
びドレイン領域５６を形成する。このとき、シリコン基
板５０とゲート電極５３との間に所定の電圧が印加され
ると、図９（ｄ）に示すように、シリコン基板５０にお
けるゲート絶縁膜５２との界面の近傍にチャネル５７が
形成される。

【０００７】

【発明が解決しようとする課題】しかしながら、前記の
ＭＯＳ電界効果型トランジスタの製造方法においては、
ゲート絶縁膜５２となるシリコン酸化膜５１を形成する
ためにシリコン基板５０の表面に対して熱酸化を行なっ
たときに、シリコン基板５０の表面に成長するシリコン
酸化膜５１の体積膨張に伴って、シリコン基板５０とシ
リコン酸化膜５１との間の界面（以下、シリコン／熱酸
化膜界面と称する）に歪みが発生する。このため、シリ
コン基板５０中に構造欠陥が生成されて界面準位の形成
原因が生じる。界面準位はキャリアのトラップサイトと
して作用するので、ゲート絶縁膜５２の絶縁破壊又はチ
ャネル５７中におけるキャリア移動度の劣化等が引き起
こされて、ＭＯＳ電界効果型トランジスタの特性が劣化
すると共に該トランジスタの高速動作が妨げられる。

【０００８】図１０（ａ）は、前記のＭＯＳ電界効果型
トランジスタの製造方法により形成されたＭＯＳ電界効
果型トランジスタにおけるシリコン／熱酸化膜界面の近
傍の様子を示し、図１０（ｂ）は、該シリコン／熱酸化
膜界面の近傍における伝導帯及び価電子帯のエネルギー
レベルを示している。

【０００９】図１０（ａ）に示すように、前記のＭＯＳ
電界効果型トランジスタの製造方法を用いた場合、シリ
コン基板５０の表面にシリコン酸化膜５１を形成すると
きに、シリコン基板５０の表面に対する不完全な酸化に
起因して、シリコン酸化膜５１におけるシリコン基板５
０との界面の近傍に、厚さ０．２〜０．３ｎｍ程度の薄
い亜酸化層（ＳｉＯ_x （ｘ≦約１．７））からなる構造
遷移層５１ａが形成される。尚、構造遷移層５１ａの上
には厚さ数ｎｍの通常の非晶質ＳｉＯ₂ 層５１ｂが形成
されている。構造遷移層５１ａは、シリコン基板（Ｓ
ｉ）５０とシリコン酸化膜（ＳｉＯ₂ ）５１との間に生
じる応力を緩和する作用を有している。一方、構造遷移
層５１ａ中の結合はチャネル５７中を走行する電子によ
って切断されやすいため、言い換えると、構造遷移層５
１ａは電子、つまりホットエレクトロンの侵入によって
容易に破壊されるため、構造遷移層５１ａは電気的に不
安定である。

【００１０】また、図１０（ｂ）に示すように、シリコ
ン酸化膜５１中つまりゲート絶縁膜５２中における伝導
帯のエネルギーレベルｅ₁ 及び価電子帯のエネルギーレ
ベルｅ₂ は、構造遷移層５１ａを含むシリコン酸化膜５
１中の広い領域で曲がっている（以下、ベンディング現
象と称する）。このベンディング現象によってシリコン
酸化膜５１のバンドギャップがシリコン／熱酸化膜界面
に近づくに従って大きく減少する結果、シリコン酸化膜
５１つまりゲート絶縁膜５２の耐圧及び信頼性が低下す
る。

【００１１】また、ゲート絶縁膜５２となるシリコン酸
化膜５１が薄くなるに伴って、シリコン酸化膜５１にお
ける構造遷移層５１ａが占める割合が大きくなるので、
シリコン／熱酸化膜界面の構造に起因するトランジスタ
特性の変動及び不良は深刻なものとなる。

【００１２】具体的には、構造遷移層５１ａの厚さは
０．２〜０．３ｎｍ程度であると共にシリコン酸化膜５
１におけるバンドギャップが減少している部分の厚さは
１ｎｍ程度に達する一方、シリコン酸化膜５１の厚さを
減少させても構造遷移層５１ａの厚さを減少させること
はできない。このため、シリコン酸化膜５１の薄膜化は
シリコン酸化膜５１における構造遷移層５１ａが占める
割合の増大を招くと同時に、シリコン酸化膜５１におけ
るバンドギャップが減少している部分が占める割合の増
大を招くので、シリコン酸化膜５１つまりゲート絶縁膜
５２の耐圧が一層劣化する。

【００１３】さらに、シリコン酸化膜５１における構造
遷移層５１ａが占める割合が増大すると、シリコン酸化
膜５１の膜厚が不均一化したり、或いはシリコン／熱酸
化膜界面の凹凸（ラフネス）が増大したりするという問
題が生じる。シリコン酸化膜５１つまりゲート絶縁膜５
２の膜厚が不均一である場合、或いはシリコン／熱酸化
膜界面のラフネスが大きい場合、チャネル５７中の電子
はシリコン／熱酸化膜界面の凹凸を感じながらが走行す
るので、電子の散乱確率が大きくなる。このとき、電界
効果型トランジスタの寸法が微細化されるに伴って、実
効的な垂直電界強度（シリコン／熱酸化膜界面に対して
垂直な電界の強度）が増大するので、電子の散乱現象は
一層顕著になる。従って、ＭＯＳ電界効果型トランジス
タを微細化するためにゲート絶縁膜５２を薄膜化した場
合、チャネル５７中における電子移動度の低下つまり相
互コンダクタンスの低下が生じて、ＭＯＳ電界効果型ト
ランジスタ特性の向上が妨げられる。

【００１４】前記に鑑み、本発明は、半導体基板中の構
造欠陥が低減されたＭＯＳ型ヘテロ構造を提供すること
を第１の目的とし、半導体基板上の絶縁膜における半導
体基板との界面の近傍に構造遷移層が存在しないＭＯＳ
型ヘテロ構造を提供することを第２の目的とする。

【００１５】

【課題を解決するための手段】前記の第１の目的を達成
するために、本発明に係るＭＯＳ型ヘテロ構造は、単結
晶シリコン基板と、単結晶シリコン基板上に形成された
絶縁膜と、絶縁膜上に形成された導電膜とを備えたＭＯ
Ｓ型ヘテロ構造を前提とし、単結晶シリコン基板は、そ
の表面のシリコン原子が再配列することによって形成さ
れた複数のテラスと、該複数のテラス同士の境界部に位
置する複数のステップとを有しており、絶縁膜は、ステ
ップ上にエピタキシャル成長した結晶質二酸化シリコン
を含んでいる。

【００１６】本発明のＭＯＳ型ヘテロ構造によると、単
結晶シリコン基板が、その表面のシリコン原子が再配列
することによって形成された複数のテラスと複数のステ
ップとを有していると共に、絶縁膜がステップ上にエピ
タキシャル成長した結晶質二酸化シリコンを含んでい
る。このため、絶縁膜の形成時に、単結晶シリコン基板
と結晶質二酸化シリコンとの界面における結晶格子連続
性が保持されて、該界面の近傍において大きな応力は生
じないので、単結晶シリコン基板中に構造欠陥が発生す
る事態を抑制できる。

【００１７】前記の第２の目的を達成するために、本発
明のＭＯＳ型ヘテロ構造において、結晶質二酸化シリコ
ンは、単結晶シリコン基板上において二次元的に連続す
る結晶膜を構成していることが好ましい。

【００１８】このようにすると、結晶膜つまり絶縁膜の
少なくとも下層における単結晶シリコン基板との界面の
近傍に、亜酸化層からなる構造遷移層が形成される事態
を防止することができる。

【００１９】結晶質二酸化シリコンが結晶膜を構成して
いる場合、結晶膜は、結晶質二酸化シリコンがテラスの
表面に沿ってさらにエピタキシャル成長することにより
形成されていることが好ましい。

【００２０】このようにすると、単結晶シリコン基板上
において、結晶質二酸化シリコンからなり、二次元的に
連続した結晶膜を確実に形成することができる。

【００２１】結晶質二酸化シリコンが結晶膜を構成して
いる場合、絶縁膜の厚さは４ｎｍ以下であることが好ま
しい。

【００２２】このようにすると、絶縁膜全体を結晶質二
酸化シリコンの結晶膜から構成することができる。

【００２３】結晶質二酸化シリコンが結晶膜を構成して
いる場合、絶縁膜は結晶膜上に形成された誘電体膜をさ
らに含んでいることが好ましい。

【００２４】このようにすると、結晶膜が薄い場合にも
単結晶シリコン基板からのリーク電流を低減することが
できる。

【００２５】絶縁膜が結晶膜上に形成された誘電体膜を
含んでいる場合、誘電体膜の比誘電率は二酸化シリコン
膜の比誘電率よりも高いことが好ましい。

【００２６】このようにすると、絶縁膜の厚さの実質的
な増加を抑制しながら、単結晶シリコン基板からのリー
ク電流を低減することができる。

【００２７】本発明のＭＯＳ型ヘテロ構造において、単
結晶シリコン基板の表面におけるミスオリエンテーショ
ン角は、１〜３０度の範囲内にあることが好ましい。

【００２８】このようにすると、単結晶シリコン基板中
に界面準位が増大する事態を防止しつつ、単結晶シリコ
ン基板に複数のテラスと複数のステップとを形成するこ
とができる。

【００２９】前記の第１の目的を達成するために、本発
明に係る半導体装置は、単結晶シリコン基板と、単結晶
シリコン基板に形成された複数のＭＯＳ型トランジスタ
とを備えた半導体装置を前提とし、複数のＭＯＳ型トラ
ンジスタのそれぞれは、単結晶シリコン基板上に形成さ
れた絶縁膜と、絶縁膜上に形成されたゲート電極と、単
結晶シリコン基板内のチャネル領域と、チャネル領域と
電気的に接続されるソース領域及びドレイン領域とを備
え、単結晶シリコン基板は、その表面のシリコン原子が
再配列することによって形成された複数のテラスと、該
複数のテラス同士の境界部に位置する複数のステップと
を有しており、絶縁膜は、ステップ上にエピタキシャル
成長した結晶質二酸化シリコンを含んでいる。

【００３０】本発明の半導体装置によると、単結晶シリ
コン基板が、その表面のシリコン原子が再配列すること
によって形成された複数のテラスと複数のステップとを
有していると共に、絶縁膜がステップ上にエピタキシャ
ル成長した結晶質二酸化シリコンを含んでいる。このた
め、絶縁膜の形成時に、単結晶シリコン基板と結晶質二
酸化シリコンとの界面における結晶格子連続性が保持さ
れて、該界面の近傍において大きな応力は生じないの
で、単結晶シリコン基板中に構造欠陥が発生する事態を
抑制できる。従って、絶縁膜の絶縁破壊やチャネル中に
おけるキャリア移動度の劣化等を引き起こす界面準位が
単結晶シリコン基板中に生じないので、トランジスタ特
性を向上できる共にトランジスタの動作を高速化でき
る。

【００３１】前記の第２の目的を達成するために、本発
明の半導体装置において、結晶質二酸化シリコンは、単
結晶シリコン基板上において二次元的に連続する結晶膜
を構成していることが好ましい。

【００３２】このようにすると、結晶膜つまり絶縁膜の
少なくとも下層における単結晶シリコン基板との界面の
近傍に、亜酸化層からなる構造遷移層が形成される事態
を防止することができる。従って、絶縁膜における単結
晶シリコン基板との界面の近傍の結合がホットエレクト
ロンによって切断される事態が防止される。また、ベン
ディング現象によって絶縁膜のバンドギャップが減少す
る事態が防止されるので、絶縁膜の耐圧及び信頼性が向
上する。

【００３３】結晶質二酸化シリコンが結晶膜を構成して
いる場合、結晶膜は、結晶質二酸化シリコンがテラスの
表面に沿ってさらにエピタキシャル成長することにより
形成されていることが好ましい。

【００３４】このようにすると、単結晶シリコン基板上
において、結晶質二酸化シリコンからなり、二次元的に
連続した結晶膜を確実に形成することができる。

【００３５】結晶質二酸化シリコンが結晶膜を構成して
いる場合、ステップは実質的にチャネル長方向に沿って
延びていることが好ましい。

【００３６】このようにすると、チャネル中のキャリア
はステップを横切ることなく、原子レベルで平滑なテラ
スと結晶膜との界面をソース領域からドレイン領域に向
けて走行するので、キャリアの界面散乱は極めて小さく
なって、チャネル中におけるキャリア移動度が向上す
る。

【００３７】結晶質二酸化シリコンが結晶膜を構成して
いる場合、ＭＯＳ型トランジスタは、ゲート電極に容量
結合されたコントロールゲートをさらに備えていると共
に、ゲート電極がフローティングゲートとして機能する
不揮発性メモリセルを構成しており、ステップはチャネ
ル長方向と実質的に交差するように延びていることが好
ましい。

【００３８】このようにすると、チャネル中のキャリア
はステップを横切りながら、ソース領域からドレイン領
域に向けて走行するので、ステップの近傍で発生したホ
ットエレクトロンがフローティングゲートへ注入される
効率が増大する。

【００３９】前記の第１の目的を達成するために、本発
明に係る半導体装置の製造方法は、単結晶シリコン基板
と、単結晶シリコン基板上に形成された絶縁膜と、絶縁
膜上に形成された導電膜とを備えたＭＯＳ型ヘテロ構造
を有する半導体装置の製造方法を前提とし、単結晶シリ
コン基板に、その表面のシリコン原子を再配列させるこ
とによって、複数のテラスと、該複数のテラス同士の境
界部に位置する複数のステップとを形成する表面処理工
程と、単結晶シリコン基板の表面が汚染されることを防
止しつつ該表面に対して熱酸化を行なうことによって、
ステップ上に、絶縁膜の少なくとも一部となる結晶質二
酸化シリコンをエピタキシャル成長させるエピタキシャ
ル成長工程とを備えている。

【００４０】本発明に係る半導体装置の製造方法による
と、単結晶シリコン基板に、その表面のシリコン原子を
再配列させることによって、複数のテラスと複数のステ
ップとを形成した後、ステップ上に、絶縁膜の少なくと
も一部となる結晶質二酸化シリコンをエピタキシャル成
長させる。このため、絶縁膜の形成時に、単結晶シリコ
ン基板と結晶質二酸化シリコンとの界面における結晶格
子連続性が保持されて、該界面の近傍において大きな応
力は生じないので、単結晶シリコン基板中に構造欠陥が
発生する事態を抑制できる。

【００４１】前記の第２の目的を達成するために、本発
明の半導体装置の製造方法において、エピタキシャル成
長工程は、結晶質二酸化シリコンをテラスの表面に沿っ
てさらにエピタキシャル成長させることによって、単結
晶シリコン基板上において二次元的に連続する結晶膜を
形成する工程をさらに含んでいることが好ましい。

【００４２】このようにすると、結晶膜つまり絶縁膜の
少なくとも下層における単結晶シリコン基板との界面の
近傍に、亜酸化層からなる構造遷移層が形成される事態
を防止することができる。

【００４３】エピタキシャル成長工程が結晶膜を形成す
る工程を含んでいる場合、エピタキシャル成長工程は、
絶縁膜の厚さが４ｎｍを越えないように熱酸化を行なう
工程をさらに含んでいることが好ましい。

【００４４】このようにすると、絶縁膜全体を結晶質二
酸化シリコンの結晶膜から構成することができる。

【００４５】エピタキシャル成長工程が結晶膜を形成す
る工程を含んでいる場合、エピタキシャル成長工程の後
に、結晶膜上に二酸化シリコン膜の比誘電率よりも高い
比誘電率を有する誘電体膜を堆積する工程をさらに備え
ていることが好ましい。

【００４６】このようにすると、絶縁膜の厚さの実質的
な増加を抑制しながら、単結晶シリコン基板からのリー
ク電流を低減することができる。

【００４７】

【発明の実施の形態】（第１の実施形態）以下、第１の
実施形態に係るＭＯＳ型ヘテロ構造、該構造を備えた半
導体装置及びその製造方法について、図面を参照しなが
ら説明する。第１の実施形態に係るＭＯＳ型ヘテロ構造
を備えた半導体装置は、単結晶シリコン基板を用いて形
成されたＭＯＳ電界効果型トランジスタを有している。
尚、この半導体装置は、公知の半導体集積回路と同様
に、実際にはトランジスタ以外の回路要素、配線構造及
び素子分離構造等を含んでいるが、図面では簡単化のた
めトランジスタのＭＯＳ型ヘテロ構造部分のみを示して
いる。

【００４８】図１（ａ）〜（ｄ）は、第１の実施形態に
係るＭＯＳ型ヘテロ構造を備えた半導体装置の製造方法
の各工程を示す断面図である。

【００４９】まず、図１（ａ）に示すように、真空中の
加熱清浄化法（特開平９−５１０９７参照）又はシリコ
ンのホモエピタキシャル成長法等を用いて、単結晶シリ
コン基板１０（以下、単にシリコン基板１０とする）の
（００１）面上に（００１）清浄表面を形成する。

【００５０】具体的には、シリコン基板１０はミスオリ
エンテーション基板であって、その主面と（００１）面
との間のミスオリエンテーション角θは例えば５゜であ
る。ミスオリエンテーション基板であるシリコン基板１
０に対して、前記の真空中の加熱清浄化法又はシリコン
のホモエピタキシャル成長法等による表面処理を行なう
と、清浄化されたシリコン基板１０の最表面においてシ
リコン原子の再配列現象が進行する結果、図１（ａ）に
示すように、シリコン基板１０の表面に複数のステップ
１０ａと複数のテラス１０ｂとが形成される。尚、真空
中の加熱清浄化法やシリコンのホモエピタキシャル成長
法による表面処理に代えて、温水洗浄、過酸化水素水を
混入させたバッファードフッ酸処理、過酸化水素水の濃
度を増加させた改良ＳＣ−１洗浄、又は希釈フッ酸処理
等のウェット処理等を用いてもよい。

【００５１】シリコン基板１０の表面において、各ステ
ップ１０ａは、隣接するテラス１０ｂの境界部に形成さ
れている。言い換えると、各ステップ１０ａを挟んで、
相対的に高い位置にあるテラス１０ｂ（上側テラス）と
相対的に低い位置にあるテラス１０ｂ（下側テラス）と
が隣接している。また、各ステップ１０ａ及び各テラス
１０ｂは[１１−０]方向（但し、[]中の負の符号（−）
は、直前の指数の反転を表す）に沿って延びている。さ
らに、各テラス１０ｂの上面は（００１）面であり、微
視的（原子レベル）スケールで平滑であると共に、各ス
テップ１０ａの高さはシリコン原子の２原子層の厚さ程
度である。

【００５２】以上に説明したようなステップ１０ａ及び
テラス１０ｂが形成されたシリコン基板１０の表面形態
は、（Ｓｉ（００１）−２×１）と表記される。Ｓｉ
（００１）−２×１表面形態を有するシリコン基板１０
の表面においては、シリコン基板１０のミスオリエンテ
ーション角θが大きくなるに従って、ステップ１０ａの
密度が高くなる。例えば、ミスオリエンテーション角θ
が５゜のシリコン基板１０に対して、約１０００℃の温
度下で真空中の加熱清浄化を１０〜２０秒程度行なった
場合、ステップ１０ａの間隔つまりテラス１０ｂの幅は
約３ｎｍ程度となる。

【００５３】ところで、各テラス１０ｂの最表面に位置
するシリコン原子は、２量体（以下、ダイマーと称す
る）からなる原子配列（以下、ダイマー列と称する）を
形成している。ミスオリエンテーション角θが小さい場
合、隣接するテラス１０ｂ上における各ダイマー列の方
向は互いに直交する一方、本実施形態のようにミスオリ
エンテーション角θが大きい場合、全てのテラス１０ｂ
上におけるダイマー列の方向は同一になる。

【００５４】次に、Ｓｉ（００１）−２×１表面形態を
有するシリコン基板１０の表面に対して熱酸化を行な
う。具体的には、シリコン基板１０を８００℃に加熱す
ると共に分圧１０Ｔｏｒｒの乾燥酸素ガス中に６０分間
程度さらす。このとき、シリコン基板１０の表面には約
１０¹⁶個／ｃｍ² の酸素が供給される。尚、前記の熱酸
化に用いる乾燥酸素ガスは、精製機により得られた１０
０％の高純度酸素ガスを液体窒素に通して水分を充分に
除去することにより生成されたものである。

【００５５】前記の熱酸化の初期段階においては、図１
（ｂ）に示すように、ステップ１０ａ上に結晶質酸化物
１１、具体的には結晶質二酸化シリコンがエピタキシャ
ル成長する。結晶質酸化物１１はステップ１０ａの結晶
構造に対応した結晶構造を有している。また、テラス１
０ｂ上では結晶質酸化物のエピタキシャル成長は生じな
い一方、ステップ１０ａ上に形成された結晶質酸化物１
１がテラス１０ｂの表面に沿ってエピタキシャル成長を
続ける結果、テラス１０ｂ（上側テラス及び下側テラ
ス）上におけるステップ１０ａの近傍の部分にも結晶質
酸化物１１が形成される。

【００５６】従って、ミスオリエンテーション角θを大
きくしてステップ１０ａ同士の間隔を狭くすることによ
って、隣接するステップ１０ａ上に形成された各結晶質
酸化物１１同士を連結させることができる。具体的に
は、ミスオリエンテーション角θが例えば５゜以上であ
る場合、ステップ間隔が例えば３ｎｍ以下になるため、
隣接するステップ１０ａ上に形成された各結晶質酸化物
１１が互いに連結して、図１（ｃ）に示すように、厚さ
１〜２ｎｍ程度の２次元的に連続した結晶質酸化物膜１
２がシリコン基板１０上に形成される。但し、ミスオリ
エンテーション角θが大きくなるに従って、シリコン基
板１０中に界面準位が増大するという不都合が生じるの
で、結晶質酸化物膜１２を形成するのに適したシリコン
基板１０のミスオリエンテーション角θは１〜３０゜程
度である。また、結晶質酸化物膜１２の厚さは、エピタ
キシャル成長時の基板温度又は酸素分圧に依存して決ま
る一方、結晶質酸化物膜１２の厚さが約４ｎｍ程度に達
するとその成膜速度は急激に低下するので、前記の熱酸
化方法は、厚さ４ｎｍ程度のゲート絶縁膜を再現性良く
形成するのに適している。

【００５７】通常の熱酸化により、シリコン基板（Ｓ
ｉ）上に非晶質のシリコン酸化膜（ＳｉＯ₂ ）を形成し
た場合、ＳｉがＳｉＯ₂ になるときに約２．２倍の体積
膨張があるため、シリコン基板におけるシリコン酸化膜
との界面の近傍には引っ張り応力が発生すると共にシリ
コン酸化膜におけるシリコン基板との界面の近傍には圧
縮応力が発生する。それに対して、前記の熱酸化方法に
より、シリコン基板１０上に結晶質酸化物膜１２を形成
した場合、シリコン基板１０の原子構造に基づいて結晶
質酸化物膜１２のエピタキシャル成長が進行するため、
結晶質酸化物膜１２の体積膨張が極めて小さくなると共
に結晶質酸化物膜１２内部の応力がバランスする。この
ため、シリコン基板１０と結晶質酸化物膜１２との界面
における結晶格子連続性が保持されて、該界面の近傍に
おいても大きな応力は生じないので、シリコン基板１０
中に積層欠陥又は双晶等の構造欠陥が発生する事態を抑
制できる。従って、結晶質酸化物膜１２の形成後に、通
常行なわれるようなアニール処理は不要となる。

【００５８】透過電子顕微鏡による断面観察又は電子線
回折の結果によると、結晶質酸化物膜１２はβクリスト
バライト構造、特に最も応力歪みの小さい擬βクリスト
バライト構造を有していると考えられる。擬βクリスト
バライト構造の二酸化シリコンにおいては、Ｓｉ−Ｏの
結合長が０.１６１〜０.１６７ｎｍの範囲内にあると共
に、Ｏ−Ｓｉ−Ｏの結合角が９５〜１３０°の範囲内に
ある。

【００５９】尚、ミスオリエンテーション角θを小さく
した場合、ステップ１０ａ同士の間隔が広がるため、隣
接するステップ１０ａ上に形成された各結晶質酸化物１
１は互いに孤立してしまう。具体的には、例えばミスオ
リエンテーション角が０゜の通常のシリコン基板に対し
て前記の熱酸化を行なった場合、熱酸化の初期において
は厚さ４ｎｍ程度の結晶質酸化物がシリコン基板上に部
分的に成長する一方、熱酸化が進むに従って非晶質酸化
膜の成長が始まるため、下部に複数の孤立した結晶質酸
化物を含む１枚の非晶質酸化膜が形成される。このた
め、シリコン基板と酸化膜との界面には、実質的に結晶
−非晶質構造が形成されるので、酸化膜の熱膨張に起因
する応力の影響がシリコン基板に及ぶ結果、シリコン基
板中に構造欠陥が発生する。

【００６０】次に、結晶質酸化物膜１２上に例えばＣＶ
Ｄ法によりポリシリコン膜（図示省略）を堆積した後、
ゲート電極形成領域を覆うレジストパターン（図示省
略）をマスクとして該ポリシリコン膜及び結晶質酸化物
膜１２に対して順次エッチングを行なって、図１（ｄ）
に示すように、シリコン基板１０上に結晶質酸化物膜１
２からなるゲート絶縁膜を介してゲート電極１３を形成
する。その後、通常のＭＯＳトランジスタの製造工程と
同様の工程を行なって半導体装置を完成させる。このと
き、シリコン基板１０とゲート電極１３との間に所定の
電圧が印加されると、図１（ｄ）に示すように、シリコ
ン基板１０におけるゲート絶縁膜つまり結晶質酸化物膜
１２との界面の近傍にチャネル１４が形成される。

【００６１】図２は、第１の実施形態に係るＭＯＳ型ヘ
テロ構造を備えた半導体装置、具体的にはＭＯＳ電界効
果型トランジスタの平面構成を示している。尚、図２に
おいては、ゲート絶縁膜つまり結晶質酸化物膜１２、及
びゲート電極１３の図示を省略している。また、図２に
おいて、シリコン基板１０の表面に形成されたステップ
１０ａの延びる様子を破線で示している。すなわち、図
２において、シリコン基板１０上における破線に挟まれ
た領域はテラス１０ｂを示している。また、各ステップ
１０ａの形状及び各テラス１０ｂの形状は、結晶質酸化
物膜１２の形成後も変化していない。

【００６２】図２に示すように、ステップ１０ａがチャ
ネル長方向に沿って延びるように、シリコン基板１０に
おけるソース領域１５及びドレイン領域１６の位置が規
定されて、該位置に不純物ドープが行なわれている。従
って、チャネル１４中のキャリア（電子）はステップ１
０ａを横切ることなく、原子レベルで平滑なテラス１０
ｂと結晶質酸化物膜１２との界面をソース領域１５から
ドレイン領域１６に向けて（図２の矢印方向に）走行す
るので、キャリアの界面散乱は極めて小さくなって、チ
ャネル１４中におけるキャリア移動度が向上する。この
とき、ミスオリエンテーション角θが大きくなるに従っ
て、言い換えると、各ステップ１０ａの高さが高くなる
に従って、チャネル１４中におけるキャリア移動度が一
層向上する。

【００６３】第１の実施形態に係るＭＯＳ型ヘテロ構造
によると、シリコン基板１０つまり単結晶シリコン基板
の表面にシリコン原子の再配列によって複数のステップ
１０ａ及び複数のテラス１０ｂが形成されていると共
に、ステップ１０ａ上にエピタキシャル成長した結晶質
二酸化シリコン（結晶質酸化物１１）からなる絶縁膜
（結晶質酸化物膜１２）がシリコン基板１０上に形成さ
れている。このため、絶縁膜の形成時に、シリコン基板
１０と絶縁膜との界面における結晶格子連続性が保持さ
れて、該界面の近傍において大きな応力は生じないの
で、シリコン基板１０中に構造欠陥が発生する事態を抑
制できる。従って、第１の実施形態に係るＭＯＳ型ヘテ
ロ構造を備えたＭＯＳ電界効果型トランジスタによる
と、ゲート絶縁膜となる結晶質酸化物膜１２の絶縁破壊
やチャネル１４中におけるキャリア移動度の劣化等を引
き起こす界面準位がシリコン基板１０中に生じないの
で、トランジスタ特性を向上させることができる共にト
ランジスタの動作を高速化できる。

【００６４】図３（ａ）は、第１の実施形態に係るＭＯ
Ｓ型ヘテロ構造を備えた半導体装置、具体的にはＭＯＳ
電界効果型トランジスタにおける、シリコン基板１０と
結晶質酸化物膜１２との界面の近傍の様子を示し、図３
（ｂ）は、該界面の近傍における伝導帯及び価電子帯の
エネルギーレベルを示している。

【００６５】図３（ａ）に示すように、ゲート絶縁膜と
なる結晶質酸化物膜１２におけるシリコン基板１０との
界面の近傍には、亜酸化層からなる構造遷移層（図１０
（ａ）参照）は存在しない。従って、ゲート絶縁膜にお
けるシリコン基板１０との界面の近傍の結合がホットエ
レクトロンによって切断される事態が防止される。ま
た、結晶質酸化物膜１２つまりゲート絶縁膜を薄膜化し
た場合にも、構造遷移層が存在しないので、ゲート絶縁
膜の膜厚の不均一化、又はシリコン基板１０とゲート絶
縁膜との界面におけるラフネスの増大等を抑制できる。

【００６６】また、図３（ａ）に示すように、シリコン
基板１０と結晶質酸化物膜１２との界面が、従来の結晶
−非晶質構造ではなく結晶−結晶構造を有するので、チ
ャネル１４中のキャリアが、従来のように不連続界面に
おけるランダムなポテンシャル散乱を受ける事態が防止
される。また、一般的に、熱によって非晶質から結晶質
に相変化が生じることはあっても、結晶質から非晶質に
相変化が生じることはないので、図３（ａ）に示すシリ
コン基板１０と結晶質酸化物膜１２との界面における結
晶−結晶構造は熱的に安定している。

【００６７】さらに、図３（ｂ）に示すように、結晶質
酸化物膜１２つまりゲート絶縁膜中における伝導帯のエ
ネルギーレベルＥ₁ 及び価電子帯のエネルギーレベルＥ
₂ はフラットである。従って、ベンディング現象によっ
てゲート絶縁膜のバンドギャップが減少する事態が防止
されるので、ゲート絶縁膜の耐圧及び信頼性が向上す
る。

【００６８】尚、第１の実施形態に係るＭＯＳ型ヘテロ
構造において、シリコン基板１０上に形成される絶縁膜
の厚さは４ｎｍ以下であることが好ましい。このように
すると、該絶縁膜全体が結晶質酸化物膜１２つまり結晶
質二酸化シリコン層から構成されることになるので、例
えば、ゲート絶縁膜を極薄化しつつ、ＭＯＳ電界効果型
トランジスタの信頼性を向上させることができる。

【００６９】また、第１の実施形態に係るＭＯＳ型ヘテ
ロ構造を備えたＭＯＳ電界効果型トランジスタにおい
て、厚さ４ｎｍ以下の結晶質酸化物膜１２からなるゲー
ト絶縁膜を用いたが、これに代えて、厚さ４ｎｍ以下の
結晶質酸化物膜と、該結晶質酸化物膜上に形成された非
晶質の二酸化シリコン層とからなるゲート絶縁膜を用い
てもよい。この場合も、ゲート絶縁膜におけるシリコン
基板との界面の近傍には、構造遷移層が存在しないの
で、図３（ｂ）に示す伝導帯及び価電子帯のエネルギー
レベルつまりバンドギャップが実現されるので、ゲート
絶縁膜の耐圧及び信頼性が向上して、優れたトランジス
タ特性が得られる。

【００７０】ところで、反射高速電子回折（ＲＨＥＥ
Ｄ）を用いて結晶質酸化物膜１２の成長を観察すること
ができる。より詳細には、熱酸化中つまり酸素暴露中に
シリコン基板１０の表面に微小角度で電子線を照射し
て、全反射した反射電子の回折像に基づき結晶質酸化物
膜１２の形成に伴って変化する結晶表面構造のパターン
が得られる。

【００７１】図４（ａ）〜（ｃ）は、シリコン基板１０
の表面を[１１０]方向から観察したＲＨＥＥＤパターン
（像）を示している。図４（ａ）〜（ｃ）においては、
ミスオリエンテーション角θが大きいシリコン基板１０
の表面上に様々な微斜面が存在している構造に対応する
ＲＨＥＥＤ像が現れている。実際には、前記の微斜面つ
まり傾斜面のＲＨＥＥＤ像は矢印型のストリークを引く
が、簡便のため図４（ａ）〜（ｃ）においては傾斜面の
ＲＨＥＥＤ像をスポット状に示す。

【００７２】図４（ａ）は、シリコン基板１０上に結晶
質酸化物１１が形成される前の状態におけるＲＨＥＥＤ
像を示しており、黒丸は（００４）、（１１３）、及び
（１１１）等の回折点を表す。

【００７３】図４（ｂ）は、シリコン基板１０の表面に
酸素を吹き付けて結晶質酸化物１１が形成された状態に
おけるＲＨＥＥＤ像を示しており、四角は、シリコン基
板１０の表面に成長した結晶質酸化物１１に対応する
（４４４）、（２２６）、及び（２２２）等の回折点を
表す。

【００７４】図４（ｃ）は、引き続き酸化処理を継続し
て、シリコン基板１０上に形成された結晶質酸化物膜１
２の上にさらに非晶質の二酸化シリコン層が形成された
状態におけるＲＨＥＥＤ像を示している。図４（ｃ）に
おいては、図４（ａ）及び図４（ｂ）に示す結晶質相に
対応する回折点つまりスポットは全て消失して、代わり
にハローが出現している。

【００７５】以上に説明したように、熱酸化中つまり酸
化処理中のシリコン基板１０の表面をＲＨＥＥＤを用い
て観察することにより、シリコン基板１０の表面に生じ
る構造変化をリアルタイムで把握することができる。

【００７６】（第２の実施形態）以下、第２の実施形態
に係るＭＯＳ型ヘテロ構造、該構造を備えた半導体装置
及びその製造方法について、図面を参照しながら説明す
る。第２の実施形態に係るＭＯＳ型ヘテロ構造を備えた
半導体装置は、単結晶シリコン基板を用いて形成された
ＭＯＳ電界効果型トランジスタを有している。尚、この
半導体装置は、公知の半導体集積回路と同様に、実際に
はトランジスタ以外の回路要素、配線構造及び素子分離
構造等を含んでいるが、図面では簡単化のためトランジ
スタのＭＯＳ型ヘテロ構造部分のみを示している。

【００７７】図５（ａ）〜（ｅ）は、第２の実施形態に
係るＭＯＳ型ヘテロ構造を備えた半導体装置の製造方法
の各工程を示す断面図である。

【００７８】まず、図５（ａ）に示すように、真空中の
加熱清浄化法又はシリコンのホモエピタキシャル成長法
等を用いて、単結晶シリコン基板２０（以下、単にシリ
コン基板２０とする）の（００１）面上に（００１）清
浄表面を形成する。

【００７９】具体的には、シリコン基板２０はミスオリ
エンテーション基板であって、その主面と（００１）面
との間のミスオリエンテーション角θは例えば５゜であ
る。ミスオリエンテーション基板であるシリコン基板２
０に対して、前記の真空中の加熱清浄化法又はシリコン
のホモエピタキシャル成長法等による表面処理を行なう
と、第１の実施形態と同様に清浄化されたシリコン基板
２０の最表面においてシリコン原子の再配列現象が進行
する結果、図５（ａ）に示すように、シリコン基板２０
の表面に複数のステップ２０ａと複数のテラス２０ｂと
が形成される。

【００８０】次に、Ｓｉ（００１）−２×１表面形態を
有するシリコン基板２０の表面に対して熱酸化を行な
う。具体的には、シリコン基板２０を電気炉において８
００℃程度に加熱すると共に分圧１０Ｔｏｒｒの乾燥酸
素ガス中に６０分間程度さらす。尚、前記の熱酸化に用
いる乾燥酸素ガスは、精製機により得られた１００％の
高純度酸素ガスを液体窒素に通して水分を充分に除去す
ることにより生成されたものである。

【００８１】このようにすると、前記の熱酸化の初期段
階においては、図５（ｂ）に示すように、ステップ２０
ａ上に結晶質酸化物２１、具体的には結晶質二酸化シリ
コンがエピタキシャル成長する。結晶質酸化物２１はス
テップ２０ａの結晶構造に対応した結晶構造を有してい
る。また、テラス２０ｂ上では結晶質酸化物のエピタキ
シャル成長は生じない一方、ステップ２０ａ上に形成さ
れた結晶質酸化物２１がテラス２０ｂの表面に沿ってエ
ピタキシャル成長を続ける結果、テラス２０ｂ（上側テ
ラス及び下側テラス）上におけるステップ２０ａの近傍
の部分にも結晶質酸化物２１が形成される。

【００８２】また、本実施形態のようにミスオリエンテ
ーション角θが５゜である場合、ステップ間隔は３ｎｍ
程度であるため、前記の熱酸化が進むに従って、隣接す
るステップ２０ａ上に形成された各結晶質酸化物２１が
互いに連結して、図５（ｃ）に示すように、厚さ１〜２
ｎｍ程度の２次元的に連続した結晶質酸化物膜２２がシ
リコン基板２０上に形成される。

【００８３】次に、図５（ｄ）に示すように、結晶質酸
化物膜２２の上に、例えばタンタル酸化膜２３を堆積す
る。尚、タンタル酸化膜２３の比誘電率は結晶質酸化物
膜２２つまりシリコン酸化膜（ＳｉＯ₂ ）の比誘電率に
比べて約６倍高いため、比較的厚いタンタル酸化膜２３
を形成しても、その厚さはシリコン酸化膜の厚さに換算
すると実際のタンタル酸化膜２３の厚さの１／６程度に
なる。このため、タンタル酸化膜２３の付加は、ゲート
絶縁膜の厚さの実質的な増加を抑制しながら、ゲートリ
ーク電流の低減に寄与する。特に、本実施形態において
は、ゲート絶縁膜の下層となる結晶質酸化物膜２２の膜
厚が非常に薄いため、タンタル酸化膜２３を設けない場
合、ゲートリーク電流が増大するする可能性がある。

【００８４】具体的には、結晶質酸化物膜２２が形成さ
れたシリコン基板２０を４１０℃に加熱して定常状態に
保った後、Ｔａ（ＯＣ₂Ｈ₅）₅ とＯ₂ との混合ガスを用
いたＣＶＤ法によって結晶質酸化物膜２２上に膜厚１５
ｎｍのタンタル酸化膜２３を成長させ、その後、不活性
ガス中においてタンタル酸化膜２３に対して８００℃の
温度下で１分間程度のアニールを行なう。

【００８５】次に、タンタル酸化膜２３上に例えばＬＰ
ＣＶＤ法によりポリシリコン膜（図示省略）を堆積した
後、ゲート電極形成領域を覆うレジストパターン（図示
省略）をマスクとして該ポリシリコン膜、タンタル酸化
膜２３及び結晶質酸化物膜２２に対して順次エッチング
を行なって、図５（ｅ）に示すように、シリコン基板２
０上に、結晶質酸化物膜２２及びタンタル酸化膜２３か
らなるゲート絶縁膜を介してゲート電極２４を形成す
る。その後、通常のＭＯＳトランジスタの製造工程と同
様の工程を行なって半導体装置を完成させる。このと
き、シリコン基板２０とゲート電極２４との間に所定の
電圧が印加されると、図５（ｅ）に示すように、シリコ
ン基板２０におけるゲート絶縁膜の下層つまり結晶質酸
化物膜２２との界面の近傍にチャネル２５が形成され
る。

【００８６】図６は、第２の実施形態に係るＭＯＳ型ヘ
テロ構造を備えた半導体装置、具体的にはＭＯＳ電界効
果型トランジスタの平面構成を示している。尚、図６に
おいては、ゲート絶縁膜つまり結晶質酸化物膜２２及び
タンタル酸化膜２３、並びにゲート電極２４の図示を省
略している。また、図６において、シリコン基板２０の
表面に形成されたステップ２０ａの延びる様子を破線で
示している。すなわち、図６において、シリコン基板２
０上における破線に挟まれた領域はテラス２０ｂを示し
ている。また、各ステップ２０ａの形状及び各テラス２
０ｂの形状は、結晶質酸化物膜２２の形成後も変化して
いない。

【００８７】図６に示すように、ステップ２０ａがチャ
ネル長方向に沿って延びるように、シリコン基板２０に
おけるソース領域２６及びドレイン領域２７の位置が規
定されて、該位置に不純物ドープが行なわれている。従
って、チャネル２５中のキャリア（電子）はステップ２
０ａを横切ることなく、原子レベルで平滑なテラス２０
ｂと結晶質酸化物膜２２との界面をソース領域２６から
ドレイン領域２７に向けて（図６の矢印方向に）走行す
るので、キャリアの界面散乱は極めて小さくなって、チ
ャネル２５中におけるキャリア移動度が向上する。

【００８８】第２の実施形態に係るＭＯＳ型ヘテロ構造
によると、シリコン基板２０つまり単結晶シリコン基板
の表面にシリコン原子の再配列によって複数のステップ
２０ａ及び複数のテラス２０ｂが形成されていると共
に、ステップ２０ａ上にエピタキシャル成長した結晶質
二酸化シリコン（結晶質酸化物２１つまり結晶質酸化物
膜２２）を含む絶縁膜がシリコン基板２０上に形成され
ている。このため、絶縁膜の形成時に、シリコン基板２
０と結晶質酸化物膜２２との界面における結晶格子連続
性が保持されて、該界面の近傍において大きな応力は生
じないので、シリコン基板２０中に構造欠陥が発生する
事態を抑制できる。従って、第２の実施形態に係るＭＯ
Ｓ型ヘテロ構造を備えたＭＯＳ電界効果型トランジスタ
によると、ゲート絶縁膜の下層となる結晶質酸化物膜２
２の絶縁破壊やチャネル２５中におけるキャリア移動度
の劣化等を引き起こす界面準位がシリコン基板２０中に
生じないので、トランジスタ特性を向上させることがで
きる共にトランジスタの動作を高速化できる。

【００８９】また、第２の実施形態に係るＭＯＳ型ヘテ
ロ構造によると、結晶質酸化物膜２２がシリコン基板２
０上において二次元的に連続しているため、結晶質酸化
物膜２２を含む絶縁膜におけるシリコン基板２０との界
面の近傍に、亜酸化層からなる構造遷移層が形成される
事態を防止することができる。従って、第２の実施形態
に係るＭＯＳ型ヘテロ構造を備えたＭＯＳ電界効果型ト
ランジスタによると、ゲート絶縁膜を構成する結晶質酸
化物膜２２におけるシリコン基板２０との界面の近傍の
結合がホットエレクトロンによって切断される事態が防
止される。また、ベンディング現象によってゲート絶縁
膜のバンドギャップが減少する事態が防止されるので、
ゲート絶縁膜の耐圧及び信頼性が向上する。

【００９０】さらに、第２の実施形態に係るＭＯＳ型ヘ
テロ構造によると、結晶質酸化物膜２２の上に、結晶質
酸化物膜２２よりも比誘電率の高いタンタル酸化膜２３
を堆積して、結晶質酸化物膜２２及びタンタル酸化膜２
３からなる絶縁膜をシリコン基板２０上に形成している
ため、結晶質酸化物膜２２が薄い場合にも絶縁膜の厚さ
の実質的な増加を抑制しながら、シリコン基板２０から
のリーク電流を低減することができる。

【００９１】尚、第２の実施形態に係るＭＯＳ型ヘテロ
構造において、結晶質酸化物膜２２の上にタンタル酸化
膜２３を堆積したが、これに代えて、他の誘電体膜を堆
積してもよい。この場合、誘電体膜の比誘電率は二酸化
シリコン膜の比誘電率よりも高いことが好ましい。

【００９２】（第３の実施形態）以下、第３の実施形態
に係るＭＯＳ型ヘテロ構造、該構造を備えた半導体装置
及びその製造方法について、図面を参照しながら説明す
る。第３の実施形態に係るＭＯＳ型ヘテロ構造を備えた
半導体装置は、単結晶シリコン基板を用いて形成された
不揮発性メモリセルを有している。

【００９３】図７（ａ）〜（ｆ）は、第３の実施形態に
係るＭＯＳ型ヘテロ構造を備えた半導体装置の製造方法
の各工程を示す断面図である。

【００９４】まず、図７（ａ）に示すように、真空中の
加熱清浄化法又はシリコンのホモエピタキシャル成長法
等を用いて、単結晶シリコン基板３０（以下、単にシリ
コン基板３０とする）の（００１）面上に（００１）清
浄表面を形成する。

【００９５】具体的には、シリコン基板３０はミスオリ
エンテーション基板であって、その主面と（００１）面
との間のミスオリエンテーション角θは例えば５゜であ
る。ミスオリエンテーション基板であるシリコン基板３
０に対して、前記の真空中の加熱清浄化法又はシリコン
のホモエピタキシャル成長法等による表面処理を行なう
と、第１及び第２の実施形態と同様に清浄化されたシリ
コン基板３０の最表面においてシリコン原子の再配列現
象が進行する結果、図７（ａ）に示すように、シリコン
基板３０の表面に複数のステップ３０ａと複数のテラス
３０ｂとが形成される。

【００９６】次に、Ｓｉ（００１）−２×１表面形態を
有するシリコン基板３０の表面に対して熱酸化を行な
う。具体的には、シリコン基板３０を乾燥酸素雰囲気の
電気炉において７５０℃程度に加熱する。このようにす
ると、前記の熱酸化の初期段階においては、図７（ｂ）
に示すように、２原子層程度の高さを有するステップ３
０ａ上に結晶質酸化物３１、具体的には結晶質二酸化シ
リコンがエピタキシャル成長する。結晶質酸化物３１は
ステップ３０ａの結晶構造に対応した結晶構造を有して
いる。また、テラス３０ｂ上では結晶質酸化物のエピタ
キシャル成長は生じない一方、ステップ３０ａ上に形成
された結晶質酸化物３１がテラス３０ｂの表面に沿って
エピタキシャル成長を続ける結果、テラス３０ｂ（上側
テラス及び下側テラス）上におけるステップ３０ａの近
傍の部分にも結晶質酸化物３１が形成される。

【００９７】本実施形態のようにミスオリエンテーショ
ン角θが５゜である場合、ステップ間隔は３ｎｍ程度で
あるため、前記の熱酸化が進むに従って、隣接するステ
ップ３０ａ上に形成された各結晶質酸化物３１が互いに
連結して、図７（ｃ）に示すように、厚さ１〜２ｎｍ程
度の２次元的に連続した結晶質酸化物膜３２Ａがシリコ
ン基板３０上に形成される。このとき、結晶質酸化物膜
３２Ａの厚さは、エピタキシャル成長時の基板温度又は
酸素分圧に依存して決まる一方、結晶質酸化物膜３２Ａ
は高々厚さ３〜４ｎｍ程度までしか成長しない。

【００９８】本実施形態においては、結晶質酸化物膜３
２Ａの形成後も引き続き熱酸化つまり酸化処理を継続す
ることによって、図７（ｄ）に示すように、結晶質酸化
物膜３２Ａの上に膜厚４ｎｍ程度の非晶質の二酸化シリ
コン層つまり非晶質酸化物膜３２Ｂを形成する。これに
より、結晶質酸化物膜３２Ａ及び非晶質酸化物膜３２Ｂ
の２層構造からなり、第１のゲート絶縁膜となる膜厚７
ｎｍ程度のトンネル酸化膜３３が形成される。

【００９９】本実施形態においては、前記の熱酸化条件
つまり酸化処理条件を一定に維持した場合にも、トンネ
ル酸化膜３３の相が下層（結晶質酸化物膜３２Ａ）から
上層（非晶質酸化物膜３２Ｂ）に向けて応力緩和によっ
て自然に結晶質から非晶質に遷移する。しかしながら、
この場合も、シリコン基板３０とトンネル酸化膜３３と
の界面における結晶格子連続性が保持されるため、該界
面の近傍において図３（ｂ）に示すようなエネルギーバ
ンド構造が実現されると共に、該エネルギーバンド構造
は、結晶質酸化物膜３２Ａの上に形成された非晶質酸化
物膜３２Ｂによって大きな影響は受けない。また、前記
の熱酸化により形成され、結晶質酸化物膜３２Ａ及び非
晶質酸化物膜３２Ｂの２層構造からなるトンネル酸化膜
３３の体積膨張がシリコン基板３０に及ぼす影響は、通
常の熱酸化によってトンネル酸化膜を形成する場合に比
較して低減される。

【０１００】次に、ピンホール等の酸化膜欠陥を除去す
るために、トンネル酸化膜３３に対して乾燥窒素雰囲気
中においてアニール処理を行った後、トンネル酸化膜３
３上にフローティングゲート用導電性膜、第２のゲート
絶縁膜用酸化膜及びコントロールゲート用導電性膜（い
ずれも図示省略）を順次形成する。尚、第２のゲート絶
縁膜用酸化膜は通常の熱酸化法を用いて形成する。その
後、ゲート電極形成領域を覆うレジストパターン（図示
省略）をマスクとしてトンネル酸化膜３３及びフローテ
ィングゲート用導電性膜に対して順次エッチングを行な
って、図７（ｅ）に示すように、シリコン基板３０上
に、トンネル酸化膜３３からなる第１のゲート絶縁膜を
介してフローティングゲート３４を形成する。続いて、
第２のゲート絶縁膜用酸化膜及びコントロールゲート用
導電性膜に対して順次エッチングを行なって、図７
（ｆ）に示すように、フローティングゲート３４上に、
第２のゲート絶縁膜３５を介してフローティングゲート
３４と容量結合されるコントロールゲート３６を形成す
る。その後、通常の不揮発性メモリセルの製造工程と同
様の工程を行なって半導体装置を完成させる。このと
き、ＭＯＳヘテロ構造の界面の近傍に、つまりシリコン
基板３０とフローティングゲート３４との間に所定の電
圧が印加されると、図７（ｆ）に示すように、シリコン
基板３０におけるトンネル酸化膜３３（第１のゲート絶
縁膜）との界面の近傍にチャネル３７が形成される。

【０１０１】図８は、第３の実施形態に係るＭＯＳ型ヘ
テロ構造を備えた半導体装置、具体的には不揮発性メモ
リセルの平面構成を示している。尚、図８においては、
トンネル酸化膜３３、フローティングゲート３４、第２
のゲート絶縁膜３５及びコントロールゲート３６の図示
を省略している。但し、フローティングゲート３４とコ
ントロールゲート３６とはトランジスタの活性領域上に
重なるように配置されているものとする。また、図８に
おいて、シリコン基板３０の表面に形成されたステップ
３０ａの延びる様子を破線で示している。すなわち、図
８において、シリコン基板３０上における破線に挟まれ
た領域はテラス３０ｂを示している。また、各ステップ
３０ａの形状及び各テラス３０ｂの形状は、トンネル酸
化膜３３の形成後も変化していない。

【０１０２】図８に示すように、ステップ３０ａがチャ
ネル長方向と垂直に交差して延びるように、シリコン基
板３０におけるソース領域３８及びドレイン領域３９の
位置が規定されて、該位置に不純物ドープが行なわれて
いる。従って、チャネル３７中のキャリア（電子）はス
テップ３０ａを横切りながら、ソース領域３８からドレ
イン領域３９に向けて（図８の矢印方向に）走行するの
で、ステップ３０ａの近傍で発生したホットエレクトロ
ンがフローティングゲート３４へ注入される効率が増大
する。このとき、ミスオリエンテーション角θが大きく
なるに従って、言い換えると、各ステップ３０ａの高さ
が高くなるに従って、前記のホットエレクトロンの注入
効率は一層増大する。

【０１０３】第３の実施形態に係るＭＯＳ型ヘテロ構造
によると、シリコン基板３０つまり単結晶シリコン基板
の表面にシリコン原子の再配列によって複数のステップ
３０ａ及び複数のテラス３０ｂが形成されていると共
に、ステップ３０ａ上にエピタキシャル成長した結晶質
二酸化シリコン（結晶質酸化物３１つまり結晶質酸化物
膜３２Ａ）を含む絶縁膜（トンネル酸化膜３３）がシリ
コン基板３０上に形成されている。このため、絶縁膜の
形成時に、シリコン基板３０と結晶質酸化物膜３２Ａと
の界面における結晶格子連続性が保持されて、該界面の
近傍において大きな応力は生じないので、シリコン基板
３０中に構造欠陥が発生する事態を抑制できる。従っ
て、第３の実施形態に係るＭＯＳ型ヘテロ構造を備えた
不揮発性メモリセルによると、第１のゲート絶縁膜とな
るトンネル酸化膜３３の絶縁破壊やチャネル３７中にお
けるキャリア移動度の劣化等を引き起こす界面準位がシ
リコン基板３０中に生じないので、不揮発性メモリセル
の信頼性を向上させることができる共に不揮発性メモリ
の読み出し／書き込み動作回数を向上させることができ
る。

【０１０４】また、第３の実施形態に係るＭＯＳ型ヘテ
ロ構造によると、結晶質酸化物膜３２Ａがシリコン基板
３０上において二次元的に連続しているため、結晶質酸
化物膜３２Ａつまりトンネル酸化膜３３の下層における
シリコン基板３０との界面の近傍に、亜酸化層からなる
構造遷移層が形成される事態を防止することができる。
従って、第３の実施形態に係るＭＯＳ型ヘテロ構造を備
えた不揮発性メモリセルによると、第１のゲート絶縁膜
となるトンネル酸化膜３３におけるシリコン基板３０と
の界面の近傍の結合がホットエレクトロンによって切断
される事態が防止される。また、ベンディング現象によ
って第１のゲート絶縁膜のバンドギャップが減少する事
態が防止されるので、第１のゲート絶縁膜の耐圧及び信
頼性が向上する。

【０１０５】尚、第３の実施形態に係るＭＯＳ型ヘテロ
構造を備えた不揮発性メモリセルにおいて、ステップ３
０ａはチャネル長方向と垂直に交差するように延びてい
たが、これに限られず、ステップ３０ａはチャネル長方
向と実質的に交差するように延びていることが好まし
い。

【０１０６】また、第１〜第３の実施形態に係るＭＯＳ
型ヘテロ構造において、面方位が（００１）のシリコン
基板を用いたが、これに限られず、その他の面方位を有
するシリコン基板を用いてもよい。特に、Ｓｉ（１１
１）面のシリコン基板を用いた場合、アルカリ系溶液よ
るウェット洗浄を用いることによって、超高真空中にお
ける加熱清浄化法を用いることなく、シリコン基板の表
面に複数のステップと複数のテラスとを形成することが
できると共に各テラスの上面を原子レベルで平滑にする
ことができる。

【０１０７】

【発明の効果】本発明によると、単結晶シリコン基板上
に結晶質二酸化シリコンを含む絶縁膜が形成されている
ため、単結晶シリコン基板と結晶質二酸化シリコンとの
界面における結晶格子連続性が保持されて、該界面の近
傍において大きな応力は生じないので、単結晶シリコン
基板中に構造欠陥が発生する事態を抑制することができ
る。また、結晶質二酸化シリコンからなり、単結晶シリ
コン基板上において二次元的に連続する結晶膜が形成さ
れているため、該結晶膜つまり絶縁膜の少なくとも下層
における単結晶シリコン基板との界面の近傍に、亜酸化
層からなる構造遷移層が形成される事態を防止すること
ができる。

【図面の簡単な説明】

【図１】（ａ）〜（ｄ）は第１の実施形態に係るＭＯＳ
型ヘテロ構造を備えた半導体装置の製造方法の各工程を
示す断面図である。

【図２】第１の実施形態に係るＭＯＳ型ヘテロ構造を備
えた半導体装置の平面図である。

【図３】（ａ）は第１の実施形態に係るＭＯＳ型ヘテロ
構造を備えた半導体装置における、シリコン基板と結晶
質酸化物膜との界面の近傍の様子を示す図であり、
（ｂ）は該界面の近傍における伝導帯及び価電子帯のエ
ネルギーレベルを示す図である。

【図４】（ａ）〜（ｃ）は第１の実施形態に係るＭＯＳ
型ヘテロ構造を備えた半導体装置の製造方法により形成
しつつあるＭＯＳ型ヘテロ構造の界面を、ＲＨＥＥＤを
用いて観察した様子を示す図である。

【図５】（ａ）〜（ｅ）は第２の実施形態に係るＭＯＳ
型ヘテロ構造を備えた半導体装置の製造方法の各工程を
示す断面図である。

【図６】第２の実施形態に係るＭＯＳ型ヘテロ構造を備
えた半導体装置の平面図である。

【図７】（ａ）〜（ｆ）は第３の実施形態に係るＭＯＳ
型ヘテロ構造を備えた半導体装置の製造方法の各工程を
示す断面図である。

【図８】第３の実施形態に係るＭＯＳ型ヘテロ構造を備
えた半導体装置の平面図である。

【図９】（ａ）〜（ｄ）は従来のＭＯＳ型ヘテロ構造を
備えた半導体装置の製造方法の各工程を示す断面図であ
る。

【図１０】（ａ）は従来のＭＯＳ型ヘテロ構造を備えた
半導体装置における、シリコン／熱酸化膜界面の近傍の
様子を示す図であり、（ｂ）は該シリコン／熱酸化膜界
面の近傍における伝導帯及び価電子帯のエネルギーレベ
ルを示す図である。

【符号の説明】

１０ シリコン基板 １０ａ ステップ １０ｂ テラス １１ 結晶質酸化物 １２ 結晶質酸化物膜 １３ ゲート電極 １４ チャネル １５ ソース領域 １６ ドレイン領域 ２０ シリコン基板 ２０ａ ステップ ２０ｂ テラス ２１ 結晶質酸化物 ２２ 結晶質酸化物膜 ２３ タンタル酸化膜 ２４ ゲート電極 ２５ チャネル ２６ ソース領域 ２７ ドレイン領域 ３０ シリコン基板 ３０ａ ステップ ３０ｂ テラス ３１ 結晶質酸化物 ３２Ａ 結晶質酸化物膜 ３２Ｂ 非晶質酸化物膜 ３３ トンネル酸化膜 ３４ フローティングゲート ３５ 第２のゲート絶縁膜 ３６ コントロールゲート ３７ チャネル ３８ ソース領域 ３９ ドレイン領域 θ ミスオリエンテーション角 Ｅ₁ 伝導帯のエネルギーレベル Ｅ₂ 価電子帯のエネルギーレベル

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平９−102459（ＪＰ，Ａ) 特開 平７−193254（ＪＰ，Ａ) 特開 平10−178170（ＪＰ，Ａ) 特開 昭53−62987（ＪＰ，Ａ) 特開 平２−18934（ＪＰ，Ａ) 特開 平４−297063（ＪＰ，Ａ) 特開 平11−176828（ＪＰ，Ａ) 応用物理，Ｖｏｌ．35，Ｎｏ．５ （1997）ｐ．1215−1219 Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，Ｖ ｏｌ．69，Ｎｏ．４，ｐ．541−543 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/78 H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792

Claims (15)

(57)【特許請求の範囲】
1. 【請求項１】 ミスオリエンテーション角が、１〜３０
   度の範囲内にある単結晶シリコン基板と、前記単結晶シ
   リコン基板上に形成された絶縁膜と、前記絶縁膜上に形
   成された導電膜とを備えたＭＯＳ型ヘテロ構造であっ
   て、 前記単結晶シリコン基板は、その表面のシリコン原子が
   再配列することによって形成された複数のテラスと、該
   複数のテラス同士の境界部に位置する複数のステップと
   を有しており、 前記絶縁膜は、前記ステップ上にエピタキシャル成長し
   た結晶質二酸化シリコンを含んでいることを特徴とする
   ＭＯＳ型ヘテロ構造。
2. 【請求項２】 前記結晶質二酸化シリコンは、前記単結
   晶シリコン基板上において二次元的に連続する結晶膜を
   構成していることを特徴とする請求項１に記載のＭＯＳ
   型ヘテロ構造。
3. 【請求項３】 前記結晶膜は、前記結晶質二酸化シリコ
   ンが前記テラスの表面に沿ってさらにエピタキシャル成
   長することにより形成されていることを特徴とする請求
   項２に記載のＭＯＳ型ヘテロ構造。
4. 【請求項４】 前記絶縁膜の厚さは４ｎｍ以下であるこ
   とを特徴とする請求項２又は３に記載のＭＯＳ型ヘテロ
   構造。
5. 【請求項５】 前記絶縁膜は前記結晶膜上に形成された
   誘電体膜をさらに含んでいることを特徴とする請求項２
   又は３に記載のＭＯＳ型ヘテロ構造。
6. 【請求項６】 前記誘電体膜の比誘電率は二酸化シリコ
   ン膜の比誘電率よりも高いことを特徴とする請求項５に
   記載のＭＯＳ型ヘテロ構造。
7. 【請求項７】 ミスオリエンテーション角が、１〜３０
   度の範囲内にある単結晶シリコン基板と、前記単結晶シ
   リコン基板に形成された複数のＭＯＳ型トランジスタと
   を備えた半導体装置であって、 前記複数のＭＯＳ型トランジスタのそれぞれは、 前記単結晶シリコン基板上に形成された絶縁膜と、 前記絶縁膜上に形成されたゲート電極と、 前記単結晶シリコン基板内のチャネル領域と、 前記チャネル領域と電気的に接続されるソース領域及び
   ドレイン領域とを備え、 前記単結晶シリコン基板は、その表面のシリコン原子が
   再配列することによって形成された複数のテラスと、該
   複数のテラス同士の境界部に位置する複数のステップと
   を有しており、 前記絶縁膜は、前記ステップ上にエピタキシャル成長し
   た結晶質二酸化シリコンを含んでいることを特徴とする
   半導体装置。
8. 【請求項８】 前記結晶質二酸化シリコンは、前記単結
   晶シリコン基板上において二次元的に連続する結晶膜を
   構成していることを特徴とする請求項７に記載の半導体
   装置。
9. 【請求項９】 前記結晶膜は、前記結晶質二酸化シリコ
   ンが前記テラスの表面に沿ってさらにエピタキシャル成
   長することにより形成されていることを特徴とする請求
   項８に記載の半導体装置。
10. 【請求項１０】 前記ステップは、実質的にチャネル長
    方向に沿って延びていることを特徴とする請求項８又は
    ９に記載の半導体装置。
11. 【請求項１１】 前記ＭＯＳ型トランジスタは、前記ゲ
    ート電極に容量結合されたコントロールゲートをさらに
    備えていると共に、前記ゲート電極がフローティングゲ
    ートとして機能する不揮発性メモリセルを構成してお
    り、 前記ステップは、チャネル長方向と実質的に交差するよ
    うに延びていることを特徴とする請求項８又は９に記載
    の半導体装置。
12. 【請求項１２】 ミスオリエンテーションを有する単結
    晶シリコン基板と、前記単結晶シリコン基板上に形成さ
    れた絶縁膜と、前記絶縁膜上に形成された導電膜とを備
    えたＭＯＳ型ヘテロ構造を有する半導体装置の製造方法
    であって、 前記単結晶シリコン基板に、その表面のシリコン原子を
    再配列させることによって、複数のテラスと、該複数の
    テラス同士の境界部に位置する複数のステップとを形成
    する表面処理工程と、 前記単結晶シリコン基板の表面が汚染されることを防止
    しつつ該表面に対して熱酸化を行なうことによって、前
    記ステップ上に、前記絶縁膜の少なくとも一部となる結
    晶質二酸化シリコンをエピタキシャル成長させるエピタ
    キシャル成長工程とを備えていることを特徴とする半導
    体装置の製造方法。
13. 【請求項１３】 前記エピタキシャル成長工程は、前記
    結晶質二酸化シリコンを前記テラスの表面に沿ってさら
    にエピタキシャル成長させることによって、前記単結晶
    シリコン基板上において二次元的に連続する結晶膜を形
    成する工程をさらに含んでいることを特徴とする請求項
    １２に記載の半導体装置の製造方法。
14. 【請求項１４】 前記エピタキシャル成長工程は、前記
    絶縁膜の厚さが４ｎｍを越えないように前記熱酸化を行
    なう工程をさらに含んでいることを特徴とする請求項１
    ３に記載の半導体装置の製造方法。
15. 【請求項１５】 前記エピタキシャル成長工程の後に、
    前記結晶膜上に二酸化シリコン膜の比誘電率よりも高い
    比誘電率を有する誘電体膜を堆積する工程をさらに備え
    ていることを特徴とする請求項１３に記載の半導体装置
    の製造方法。