JP2750063B2 - 半導体界面形成方法 - Google Patents
半導体界面形成方法Info
- Publication number
- JP2750063B2 JP2750063B2 JP4334205A JP33420592A JP2750063B2 JP 2750063 B2 JP2750063 B2 JP 2750063B2 JP 4334205 A JP4334205 A JP 4334205A JP 33420592 A JP33420592 A JP 33420592A JP 2750063 B2 JP2750063 B2 JP 2750063B2
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- forming
- semiconductor substrate
- semiconductor
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 50
- 239000004065 semiconductor Substances 0.000 title claims description 43
- 230000015572 biosynthetic process Effects 0.000 title description 11
- 239000000758 substrate Substances 0.000 claims description 52
- 230000003647 oxidation Effects 0.000 claims description 21
- 238000007254 oxidation reaction Methods 0.000 claims description 21
- 239000010410 layer Substances 0.000 claims description 20
- 239000002356 single layer Substances 0.000 claims description 9
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical group [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 7
- 239000001257 hydrogen Substances 0.000 claims description 7
- 229910052739 hydrogen Inorganic materials 0.000 claims description 7
- 239000002184 metal Chemical group 0.000 claims description 5
- 239000002253 acid Substances 0.000 claims description 4
- 238000002161 passivation Methods 0.000 claims description 3
- 238000000859 sublimation Methods 0.000 claims description 3
- 230000008022 sublimation Effects 0.000 claims description 3
- 150000001875 compounds Chemical class 0.000 claims description 2
- 230000002040 relaxant effect Effects 0.000 claims description 2
- 239000010408 film Substances 0.000 claims 5
- 238000001039 wet etching Methods 0.000 claims 2
- 238000001816 cooling Methods 0.000 claims 1
- 239000010409 thin film Substances 0.000 claims 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 67
- 229910052710 silicon Inorganic materials 0.000 description 59
- 239000010703 silicon Substances 0.000 description 57
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 24
- 239000001301 oxygen Substances 0.000 description 24
- 229910052760 oxygen Inorganic materials 0.000 description 24
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 19
- 229910052814 silicon oxide Inorganic materials 0.000 description 19
- 239000012298 atmosphere Substances 0.000 description 16
- 238000010438 heat treatment Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 9
- 239000003990 capacitor Substances 0.000 description 8
- 238000006243 chemical reaction Methods 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 8
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- 238000004140 cleaning Methods 0.000 description 6
- 230000001590 oxidative effect Effects 0.000 description 6
- 238000001179 sorption measurement Methods 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 5
- 239000000539 dimer Substances 0.000 description 5
- 238000012545 processing Methods 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- YZCKVEUIGOORGS-UHFFFAOYSA-N Hydrogen atom Chemical compound [H] YZCKVEUIGOORGS-UHFFFAOYSA-N 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 4
- 125000005372 silanol group Chemical group 0.000 description 4
- 238000009279 wet oxidation reaction Methods 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000005485 electric heating Methods 0.000 description 3
- 229910000096 monohydride Inorganic materials 0.000 description 3
- 238000007788 roughening Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 2
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 1
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- 239000002099 adlayer Substances 0.000 description 1
- 239000002249 anxiolytic agent Substances 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 230000008707 rearrangement Effects 0.000 description 1
- 238000010405 reoxidation reaction Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- SBEQWOXEGHQIMW-UHFFFAOYSA-N silicon Chemical compound [Si].[Si] SBEQWOXEGHQIMW-UHFFFAOYSA-N 0.000 description 1
- 230000005476 size effect Effects 0.000 description 1
- 238000010583 slow cooling Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/122—Single quantum well structures
- H01L29/125—Quantum wire structures
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
- H01L21/3247—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering for altering the shape, e.g. smoothing the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
- H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/014—Capacitor
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/118—Oxide films
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/974—Substrate surface preparation
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Ceramic Engineering (AREA)
- Crystallography & Structural Chemistry (AREA)
- Nanotechnology (AREA)
- Mathematical Physics (AREA)
- Theoretical Computer Science (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、特に微細ＭＯＳ構造
や量子素子等、超平滑界面を必要とする半導体ヘテロ界
面形成方法に関するものである。
や量子素子等、超平滑界面を必要とする半導体ヘテロ界
面形成方法に関するものである。
【０００２】
【従来の技術】近年、半導体ヘテロ界面の平滑化は量子
素子やＭＯＳトランジスタなどさらに微細な領域で動作
する次世代の素子形成技術として精力的に研究されてい
る。以下図面を参照しながら、従来の半導体ヘテロ界面
形成方法の一例について説明する。
素子やＭＯＳトランジスタなどさらに微細な領域で動作
する次世代の素子形成技術として精力的に研究されてい
る。以下図面を参照しながら、従来の半導体ヘテロ界面
形成方法の一例について説明する。
【０００３】図４は従来のシリコン酸化膜界面形成過程
を示したものである。同図において、３０はシリコン基
板で、同図（ａ）はその断面図を示し、ＲＣＡ洗浄（フ
ッ酸、アンモニア、過酸化水素水、硫酸、塩酸等の水溶
液からなる洗浄方法）を施した後、スライシングや研磨
等による加工層を除去するためにウェット酸化をして酸
化膜界面をシリコン基板３０の奥深くまで下げ、さらに
フッ酸により前記ウェット酸化膜を除去した直後のシリ
コン基板３０の表面の様子を示している。
を示したものである。同図において、３０はシリコン基
板で、同図（ａ）はその断面図を示し、ＲＣＡ洗浄（フ
ッ酸、アンモニア、過酸化水素水、硫酸、塩酸等の水溶
液からなる洗浄方法）を施した後、スライシングや研磨
等による加工層を除去するためにウェット酸化をして酸
化膜界面をシリコン基板３０の奥深くまで下げ、さらに
フッ酸により前記ウェット酸化膜を除去した直後のシリ
コン基板３０の表面の様子を示している。
【０００４】ウェット酸化膜は膜中にシラノール基が存
在しそれが緩和剤となり粘性があると理解される。した
がって酸化膜界面は比較的平坦である。（例えばM.Niwa
etal, Mat.Res.Sym.Proc.,183(1990)141) しかし、このシラノール基のために酸化膜の耐圧特性劣
化がしばしば認められ、また酸化速度が速いので極薄酸
化膜の形成には適さない。したがって、極薄ゲート酸化
膜の形成には、むしろ乾燥雰囲気中で熱酸化を施すドラ
イ酸化が有利と考えられるが、酸化膜界面の凹凸による
と思われる耐圧劣化が一方では指摘されている。（例え
ばM.Niwa et al, J. Electrochem. Soc., 139(1992)90
1) 以上のように構成されたシリコン基板について、以下そ
の界面形成機構について説明する。
在しそれが緩和剤となり粘性があると理解される。した
がって酸化膜界面は比較的平坦である。（例えばM.Niwa
etal, Mat.Res.Sym.Proc.,183(1990)141) しかし、このシラノール基のために酸化膜の耐圧特性劣
化がしばしば認められ、また酸化速度が速いので極薄酸
化膜の形成には適さない。したがって、極薄ゲート酸化
膜の形成には、むしろ乾燥雰囲気中で熱酸化を施すドラ
イ酸化が有利と考えられるが、酸化膜界面の凹凸による
と思われる耐圧劣化が一方では指摘されている。（例え
ばM.Niwa et al, J. Electrochem. Soc., 139(1992)90
1) 以上のように構成されたシリコン基板について、以下そ
の界面形成機構について説明する。
【０００５】前記ウェット酸化の後にドライ酸化による
本番のゲート酸化が行われる。このドライ酸化は乾燥酸
素雰囲気中において電気炉内で９００℃程度の温度で加
熱することにより１０ｎｍのシリコン酸化膜３１を形成
するものであり、この工程でピンホールなどの酸化膜欠
陥を除去するために乾燥窒素中にて９５０℃，２０ｍｉ
ｎのアニール処理を施した。同図（ｂ）はドライ酸化後
のシリコン基板断面を示してある。シリコン酸化膜界面
３２の形成機構に関しては現在のところあまりよく知ら
れていないが、酸化種のサイズ効果およびシリコン酸化
膜３１中のシラノール基が大きく関与していると考えら
れる。
本番のゲート酸化が行われる。このドライ酸化は乾燥酸
素雰囲気中において電気炉内で９００℃程度の温度で加
熱することにより１０ｎｍのシリコン酸化膜３１を形成
するものであり、この工程でピンホールなどの酸化膜欠
陥を除去するために乾燥窒素中にて９５０℃，２０ｍｉ
ｎのアニール処理を施した。同図（ｂ）はドライ酸化後
のシリコン基板断面を示してある。シリコン酸化膜界面
３２の形成機構に関しては現在のところあまりよく知ら
れていないが、酸化種のサイズ効果およびシリコン酸化
膜３１中のシラノール基が大きく関与していると考えら
れる。
【０００６】すなわち、ドライ雰囲気中のＯ2 はウェッ
ト雰囲気中のＨ2 Ｏにくらべてそのサイズが大きく、構
造緩和剤としてのシラノール基が存在し得ないために酸
化種はシリコンの格子位置に一様に入らないで正味のボ
ンド長が最も長い（１１１）ファセット面から侵入して
シリコン原子と反応し、このためドライ酸化の場合ある
特定の酸化種侵入経路ができその経路から酸化が進むも
のと思われる。ドライ酸化膜の場合、デバイ長は約１５
ｎｍであるので、本従来例の場合大半がそのメカニズム
が解明されていない酸化の初期過程領域で膜形成の最終
段階、すなわちシリコン酸化膜界面３２付近の酸化膜形
成はDeal-Groveの反応律速にのっとって行われる。
ト雰囲気中のＨ2 Ｏにくらべてそのサイズが大きく、構
造緩和剤としてのシラノール基が存在し得ないために酸
化種はシリコンの格子位置に一様に入らないで正味のボ
ンド長が最も長い（１１１）ファセット面から侵入して
シリコン原子と反応し、このためドライ酸化の場合ある
特定の酸化種侵入経路ができその経路から酸化が進むも
のと思われる。ドライ酸化膜の場合、デバイ長は約１５
ｎｍであるので、本従来例の場合大半がそのメカニズム
が解明されていない酸化の初期過程領域で膜形成の最終
段階、すなわちシリコン酸化膜界面３２付近の酸化膜形
成はDeal-Groveの反応律速にのっとって行われる。
【０００７】したがって、同図（ｂ）に見られる比較的
大きな凹凸は（１１１）ファセットのような比較的入り
やすい経路から酸化種が優先的に入り込みシリコン原子
との反応が促進された結果生成されたと理解される。さ
らに、同図（ａ）の凹凸は局所的に様々な面が表面に現
れており、各面の酸化速度依存性があるために同図
（ｂ）に現れるシリコン酸化膜界面３２はさらに複雑な
凹凸を呈することになる。このシリコン酸化膜３１（ゲ
ート酸化膜）が形成された後、ゲート電極としてポリシ
リコン３３を堆積した。同図（ｃ）はポリシリコン３３
を形成した際の断面図を示している。透過型電子顕微鏡
による断面観察の結果、界面凹凸はｒｍｓ（二乗平均平
方根）値で約１５オングストロームであった。
大きな凹凸は（１１１）ファセットのような比較的入り
やすい経路から酸化種が優先的に入り込みシリコン原子
との反応が促進された結果生成されたと理解される。さ
らに、同図（ａ）の凹凸は局所的に様々な面が表面に現
れており、各面の酸化速度依存性があるために同図
（ｂ）に現れるシリコン酸化膜界面３２はさらに複雑な
凹凸を呈することになる。このシリコン酸化膜３１（ゲ
ート酸化膜）が形成された後、ゲート電極としてポリシ
リコン３３を堆積した。同図（ｃ）はポリシリコン３３
を形成した際の断面図を示している。透過型電子顕微鏡
による断面観察の結果、界面凹凸はｒｍｓ（二乗平均平
方根）値で約１５オングストロームであった。
【０００８】このゲートを用いてトランジスタ動作をさ
せる場合、反転層３４はゲート酸化膜３１とシリコン基
板３０の最上層との境界部分、すなわち酸化膜界面３２
部分に形成され、そこには高電界が印加されている。ト
ランジスタの動作に寄与する反転層３４中の走行電子３
５は高速で反転層３４中を走行する。この際、酸化膜界
面３２の凹凸があるため走行電子３５は散乱されること
になり、結果として電子移動度が低下する。
せる場合、反転層３４はゲート酸化膜３１とシリコン基
板３０の最上層との境界部分、すなわち酸化膜界面３２
部分に形成され、そこには高電界が印加されている。ト
ランジスタの動作に寄与する反転層３４中の走行電子３
５は高速で反転層３４中を走行する。この際、酸化膜界
面３２の凹凸があるため走行電子３５は散乱されること
になり、結果として電子移動度が低下する。
【０００９】
【発明が解決しようとする課題】しかしながら、上記の
ような構成では、近年の素子集積度増加に伴う形成寸法
の低下が原因となり、走行電子の界面散乱による制限が
素子の応答速度を抑制することや極薄酸化膜の耐圧不良
が生じるという問題点を有していた。この発明は、上記
問題点に鑑み、平滑な界面を形成して走行電子の界面散
乱や電気的絶縁破壊を低減することにより素子特性を向
上させることができる半導体界面形成方法を提供するこ
とを目的とする。
ような構成では、近年の素子集積度増加に伴う形成寸法
の低下が原因となり、走行電子の界面散乱による制限が
素子の応答速度を抑制することや極薄酸化膜の耐圧不良
が生じるという問題点を有していた。この発明は、上記
問題点に鑑み、平滑な界面を形成して走行電子の界面散
乱や電気的絶縁破壊を低減することにより素子特性を向
上させることができる半導体界面形成方法を提供するこ
とを目的とする。
【００１０】
【課題を解決するための手段】上記問題点を解決するた
めに、この発明の半導体界面形成方法は、超高真空下に
おいてシリコン基板を加熱し清浄表面を露出させること
により原子的に平坦な清浄表面を得た後に、清浄表面に
自然酸化膜を成長させてから、あるいは表面原子が再配
列を起こさないように前記シリコン清浄表面の未結合手
を水素などの一価の原子で終端させて前記シリコン清浄
表面を不動態化することによって原子的に平坦な界面を
得る。なお、不動態化した表面には、別の物質が吸着、
堆積などの方法により形成される。
めに、この発明の半導体界面形成方法は、超高真空下に
おいてシリコン基板を加熱し清浄表面を露出させること
により原子的に平坦な清浄表面を得た後に、清浄表面に
自然酸化膜を成長させてから、あるいは表面原子が再配
列を起こさないように前記シリコン清浄表面の未結合手
を水素などの一価の原子で終端させて前記シリコン清浄
表面を不動態化することによって原子的に平坦な界面を
得る。なお、不動態化した表面には、別の物質が吸着、
堆積などの方法により形成される。
【００１１】
【作用】この発明は、上記した構成によって、原子的に
平坦な界面が形成されるので、走行電子の界面散乱によ
る移動度低下が抑えられ、素子の応答速度を飛躍的に向
上させることが可能となり、また耐圧特性劣化を起こす
ことがない。また、この発明の半導体界面形成方法を用
いることにより走行キャリアの界面散乱低減に基づくＭ
ＯＳトランジスタの高速化やシリコン量子素子の実現、
そして大容量の極薄キャパシタの実現が可能となる。
平坦な界面が形成されるので、走行電子の界面散乱によ
る移動度低下が抑えられ、素子の応答速度を飛躍的に向
上させることが可能となり、また耐圧特性劣化を起こす
ことがない。また、この発明の半導体界面形成方法を用
いることにより走行キャリアの界面散乱低減に基づくＭ
ＯＳトランジスタの高速化やシリコン量子素子の実現、
そして大容量の極薄キャパシタの実現が可能となる。
【００１２】
【実施例】以下、この発明の実施例を図面を参照しなが
ら説明する。 〔実施例１〕以下この発明の第１の実施例の半導体ヘテ
ロ界面形成方法について、図面を参照しながら説明す
る。
ら説明する。 〔実施例１〕以下この発明の第１の実施例の半導体ヘテ
ロ界面形成方法について、図面を参照しながら説明す
る。
【００１３】図１は、この発明の第１の実施例における
半導体ヘテロ界面形成方法の構造図を示すものである。
図１において、１０は表面が（００１）面であるシリコ
ン基板、１１は従来法によるプロセス処理を施した後の
ゲート酸化直前のシリコン基板１０の表面凹凸、１２は
真空中にて高温熱処理を施した後の清浄表面、１３は清
浄表面１２上の原子ステップ、１４は大気中暴露により
飛来した酸素を主体とする分子、１５は清浄表面上に吸
着したモノレイヤー（単原子層）の酸素分子、１６は同
じく飛来した大気中酸素分子による自然酸化膜、１７は
熱酸化により形成したシリコン酸化膜を示している。
半導体ヘテロ界面形成方法の構造図を示すものである。
図１において、１０は表面が（００１）面であるシリコ
ン基板、１１は従来法によるプロセス処理を施した後の
ゲート酸化直前のシリコン基板１０の表面凹凸、１２は
真空中にて高温熱処理を施した後の清浄表面、１３は清
浄表面１２上の原子ステップ、１４は大気中暴露により
飛来した酸素を主体とする分子、１５は清浄表面上に吸
着したモノレイヤー（単原子層）の酸素分子、１６は同
じく飛来した大気中酸素分子による自然酸化膜、１７は
熱酸化により形成したシリコン酸化膜を示している。
【００１４】以上のように構成されたシリコン酸化膜界
面について、以下図１および図２を用いてその動作を説
明する。まず図１（ａ）は、従来法によるプロセス処理
（ウェット酸化＋ＨＦによる酸化膜除去）を施した後の
ゲート酸化直前のシリコン基板１０の表面凹凸１１を示
したものである。この状態でシリコン基板１０を超高真
空チャンバー（到達真空度；４〜６×10-9Ｐａ）内にセ
ットし通電加熱法により１１５０℃〜１２５０℃、１〜
５秒間の瞬時加熱で清浄表面を得た。
面について、以下図１および図２を用いてその動作を説
明する。まず図１（ａ）は、従来法によるプロセス処理
（ウェット酸化＋ＨＦによる酸化膜除去）を施した後の
ゲート酸化直前のシリコン基板１０の表面凹凸１１を示
したものである。この状態でシリコン基板１０を超高真
空チャンバー（到達真空度；４〜６×10-9Ｐａ）内にセ
ットし通電加熱法により１１５０℃〜１２５０℃、１〜
５秒間の瞬時加熱で清浄表面を得た。
【００１５】同図（ｂ）は、基板１０を徐冷した後にシ
リコンの表面原子が再配列して（２×１）構造を示し、
オフアングルに相当した原子ステップ１３が認められた
状態の清浄表面１２を示す。この状態は、シリコン表面
の吸着物質はもとより、表面のシリコン原子自体が熱的
に離脱する過程を経て、溶融したシリコン表面は自発的
に平坦化される。その後にシリコン基板１０の徐冷過程
で表面原子が再配列して（２×１）構造を示し、オフア
ングルに相当した原子ステップ１３が認められる現象に
もとづいている。
リコンの表面原子が再配列して（２×１）構造を示し、
オフアングルに相当した原子ステップ１３が認められた
状態の清浄表面１２を示す。この状態は、シリコン表面
の吸着物質はもとより、表面のシリコン原子自体が熱的
に離脱する過程を経て、溶融したシリコン表面は自発的
に平坦化される。その後にシリコン基板１０の徐冷過程
で表面原子が再配列して（２×１）構造を示し、オフア
ングルに相当した原子ステップ１３が認められる現象に
もとづいている。
【００１６】同図（ｃ）はシリコン基板１０を大気中に
取り出し、清浄表面１２上に大気中酸素分子１４がモノ
レイヤー吸着した状態を示す。清浄表面１２や酸素分子
１４の初期吸着過程は走査形トンネル顕微鏡観測により
確認した。吸着したモノレイヤーの酸素分子１５上には
順次大気中酸素分子１４が飛来し、自然酸化膜１６が形
成される（同図（ｄ）参照）。この時、大気中の酸素は
酸化に寄与することは言うまでもないが、水分は酸化種
として作用するだけでなく、形成された酸化膜の歪を除
去しＳｉＯ2 ネットワークの構造緩和剤としても作用す
る。
取り出し、清浄表面１２上に大気中酸素分子１４がモノ
レイヤー吸着した状態を示す。清浄表面１２や酸素分子
１４の初期吸着過程は走査形トンネル顕微鏡観測により
確認した。吸着したモノレイヤーの酸素分子１５上には
順次大気中酸素分子１４が飛来し、自然酸化膜１６が形
成される（同図（ｄ）参照）。この時、大気中の酸素は
酸化に寄与することは言うまでもないが、水分は酸化種
として作用するだけでなく、形成された酸化膜の歪を除
去しＳｉＯ2 ネットワークの構造緩和剤としても作用す
る。
【００１７】このように、自然酸化膜やその他の物質で
前記清浄表面１２を終端することにより最表面シリコン
原子の結合状態は安定化される。この終端処理がなされ
ず、超高真空中で直接酸素分子を吸着させると、ＳｉＯ
2 の昇華やＳｉの表面拡散により逆に表面が荒れること
がある。つぎに、電気炉にて通常の熱酸化を行う。この
酸化はドライ酸化で行われ、乾燥酸素雰囲気中において
電気炉内で９００℃程度の温度で加熱することにより５
ｎｍの酸化膜１７を形成するものであり、この工程でピ
ンホールなどの酸化膜欠陥を除去するために乾燥窒素中
にて９５０℃，２０ｍｉｎのアニール処理を施した（同
図（ｅ）参照）。
前記清浄表面１２を終端することにより最表面シリコン
原子の結合状態は安定化される。この終端処理がなされ
ず、超高真空中で直接酸素分子を吸着させると、ＳｉＯ
2 の昇華やＳｉの表面拡散により逆に表面が荒れること
がある。つぎに、電気炉にて通常の熱酸化を行う。この
酸化はドライ酸化で行われ、乾燥酸素雰囲気中において
電気炉内で９００℃程度の温度で加熱することにより５
ｎｍの酸化膜１７を形成するものであり、この工程でピ
ンホールなどの酸化膜欠陥を除去するために乾燥窒素中
にて９５０℃，２０ｍｉｎのアニール処理を施した（同
図（ｅ）参照）。
【００１８】この反応は、通常の熱酸化と同様にＳｉＯ
2 ／Ｓｉ界面から進むので、界面はシリコン基板１０の
下方へと進行して行く。酸化膜厚が厚くなるにつれて、
初期過程→反応律速→拡散律速と膜形成メカニズムが変
わっていくが、本実施例の場合膜厚が極めて薄いので、
従来例と同様に初期過程の域を超えない。従来例と異な
る点は、シリコン基板１０の表面が原子的に平坦である
ということで、このことにより従来例において頻繁に発
生したと考えられる特定の酸化種侵入経路は発生しにく
く、均一にシリコン表面原子との反応が進むと考えられ
る。基板温度を室温に戻して透過型電子顕微鏡による断
面観察を行った結果、２段のステップが認められ、界面
凹凸はｒｍｓ値で約４オングストロームであり、従来例
に比べて大幅に界面凹凸が小さくなっている。
2 ／Ｓｉ界面から進むので、界面はシリコン基板１０の
下方へと進行して行く。酸化膜厚が厚くなるにつれて、
初期過程→反応律速→拡散律速と膜形成メカニズムが変
わっていくが、本実施例の場合膜厚が極めて薄いので、
従来例と同様に初期過程の域を超えない。従来例と異な
る点は、シリコン基板１０の表面が原子的に平坦である
ということで、このことにより従来例において頻繁に発
生したと考えられる特定の酸化種侵入経路は発生しにく
く、均一にシリコン表面原子との反応が進むと考えられ
る。基板温度を室温に戻して透過型電子顕微鏡による断
面観察を行った結果、２段のステップが認められ、界面
凹凸はｒｍｓ値で約４オングストロームであり、従来例
に比べて大幅に界面凹凸が小さくなっている。
【００１９】図２（ａ）はシリコン基板２０上に形成し
たＬＯＣＯＳ酸化膜２２で素子分離して活性領域２３を
形成して超高真空中加熱により清浄表面を同領域に露出
させた場合の断面図であり、清浄表面上のステップ２４
しか同領域内に存在しない。この領域にＭＯＳトランジ
スタの極薄酸化膜２１やゲート２５やソース，ドレイン
２６はこの清浄表面を形成した後にイオン注入法で形成
される。
たＬＯＣＯＳ酸化膜２２で素子分離して活性領域２３を
形成して超高真空中加熱により清浄表面を同領域に露出
させた場合の断面図であり、清浄表面上のステップ２４
しか同領域内に存在しない。この領域にＭＯＳトランジ
スタの極薄酸化膜２１やゲート２５やソース，ドレイン
２６はこの清浄表面を形成した後にイオン注入法で形成
される。
【００２０】同図（ｂ）はシリコンの量子細線の形成方
法を示したもので、面方位が（１００）のシリコン基板
２７を異方性エッチングによりエッチングして各面が
（１００）と（１１１）面で囲まれた８の字のような断
面を有する三角形状を形成する。この状態で超高真空中
でＸ方向に通電加熱をして各面において清浄表面を露出
し、その結果、各面では原子ステップ２８が現れる。
法を示したもので、面方位が（１００）のシリコン基板
２７を異方性エッチングによりエッチングして各面が
（１００）と（１１１）面で囲まれた８の字のような断
面を有する三角形状を形成する。この状態で超高真空中
でＸ方向に通電加熱をして各面において清浄表面を露出
し、その結果、各面では原子ステップ２８が現れる。
【００２１】つぎに、酸化して上下のシリコン部分を酸
化膜２９で分離する。この上側のシリコンは各辺が約３
ｎｍの三角微細形状をしているので、Ｘ方向を走行する
電子は前記酸化膜２９で構造的に閉じ込められ、この三
角形状のシリコン細線中を走行する際、各面での散乱が
最小限に抑えられ理想的な一次元伝導が実現される。図
３は従来例の方法および本実施例で作製したＭＯＳトラ
ンジスタで電子移動度を測定した結果である。シリコン
のバルク中の移動度μB ＝４００ｃｍ2 ／Ｖｓｅｃに比
べて、従来例では約０．４５倍、本実施例では約０．７
５倍になった。この差異はシリコン酸化膜界面の凹凸に
よるもので、本実施例による効果が顕著に現れているこ
とを示す。
化膜２９で分離する。この上側のシリコンは各辺が約３
ｎｍの三角微細形状をしているので、Ｘ方向を走行する
電子は前記酸化膜２９で構造的に閉じ込められ、この三
角形状のシリコン細線中を走行する際、各面での散乱が
最小限に抑えられ理想的な一次元伝導が実現される。図
３は従来例の方法および本実施例で作製したＭＯＳトラ
ンジスタで電子移動度を測定した結果である。シリコン
のバルク中の移動度μB ＝４００ｃｍ2 ／Ｖｓｅｃに比
べて、従来例では約０．４５倍、本実施例では約０．７
５倍になった。この差異はシリコン酸化膜界面の凹凸に
よるもので、本実施例による効果が顕著に現れているこ
とを示す。
【００２２】本実施例では、大気中に清浄表面を暴露さ
せることにより酸化膜界面を形成させたが、酸素雰囲気
中や金属蒸気雰囲気中に暴露することによる半導体−酸
化物、金属界面や化合物半導体による超格子構造形成に
おいても適用可能なことは言うまでもない。また、本実
施例では超高真空中にてシリコン清浄表面を得てから大
気中にて自然酸化膜を成長させたが、清浄表面を得た
後、水素分子や水分子を真空中において暴露させること
により構造緩和層を形成しても同様の結果が得られるこ
とは言うまでもない。
せることにより酸化膜界面を形成させたが、酸素雰囲気
中や金属蒸気雰囲気中に暴露することによる半導体−酸
化物、金属界面や化合物半導体による超格子構造形成に
おいても適用可能なことは言うまでもない。また、本実
施例では超高真空中にてシリコン清浄表面を得てから大
気中にて自然酸化膜を成長させたが、清浄表面を得た
後、水素分子や水分子を真空中において暴露させること
により構造緩和層を形成しても同様の結果が得られるこ
とは言うまでもない。
【００２３】また、本実施例では通電加熱法を用いて基
板を加熱したが傍熱加熱や電子ビーム加熱など他の加熱
手段でも同様の結果が得られることは言うまでもない。 〔実施例２〕以下この発明の第２の実施例の半導体ヘテ
ロ界面形成方法について、図面を参照しながら説明す
る。
板を加熱したが傍熱加熱や電子ビーム加熱など他の加熱
手段でも同様の結果が得られることは言うまでもない。 〔実施例２〕以下この発明の第２の実施例の半導体ヘテ
ロ界面形成方法について、図面を参照しながら説明す
る。
【００２４】図５（ａ）はこの発明の第２の実施例にお
ける半導体ヘテロ界面形成方法の構造図（図中の○印は
Ｓｉ原子を示し、Ｓｉ原子は、下層にいくほど○印の径
を小さく描いている）を示すものであり、第１の実施例
の図１（ｂ）で例示した場合と同様に形成したシリコン
の（２×１）再配列表面を上からみた図であり、最表面
のシリコン原子４０（斜線で表示）は二つずつ結合し、
ダイマー４１をつくる。このダイマー４１は一層下のシ
リコン格子点原子４２上に一列間隔で整列しダイマー列
４３を形成して安定化する。同図（ｂ）はその断面図を
示したもので、再配列して形成された上側のテラス４４
はステップ４６で下のテラス４５と仕切られ、単原子層
の段差ができる。
ける半導体ヘテロ界面形成方法の構造図（図中の○印は
Ｓｉ原子を示し、Ｓｉ原子は、下層にいくほど○印の径
を小さく描いている）を示すものであり、第１の実施例
の図１（ｂ）で例示した場合と同様に形成したシリコン
の（２×１）再配列表面を上からみた図であり、最表面
のシリコン原子４０（斜線で表示）は二つずつ結合し、
ダイマー４１をつくる。このダイマー４１は一層下のシ
リコン格子点原子４２上に一列間隔で整列しダイマー列
４３を形成して安定化する。同図（ｂ）はその断面図を
示したもので、再配列して形成された上側のテラス４４
はステップ４６で下のテラス４５と仕切られ、単原子層
の段差ができる。
【００２５】この後、基板温度を室温にまで下げて原子
状水素４７をシリコン基板の表面に暴露し、モノハイド
ライド層を表面に形成し、再配列した（２×１）構造を
（１×１）構造に再構成させる。図６（ａ）にその様子
を示し、同図（ｂ）にはその断面を示す。原子状水素４
７は一価であるので、最表面のシリコン原子４０の未結
合手４８（図５（ａ）参照）を終端させ格子点上に並
ぶ。
状水素４７をシリコン基板の表面に暴露し、モノハイド
ライド層を表面に形成し、再配列した（２×１）構造を
（１×１）構造に再構成させる。図６（ａ）にその様子
を示し、同図（ｂ）にはその断面を示す。原子状水素４
７は一価であるので、最表面のシリコン原子４０の未結
合手４８（図５（ａ）参照）を終端させ格子点上に並
ぶ。
【００２６】つぎに、最表面のシリコン原子４０と結合
した原子状水素４７が熱的に離脱する５００℃程度以下
の基板温度で暴露により酸素分子４９を飛来させシリコ
ン基板上に物理吸着させる。酸素分圧は１．３３×１０
-6Ｐａで行った。水素終端によるモノハイドライド層を
形成しない場合、再配列した（２×１）構造が最表面に
現れるが、同図に示すように基板表面直上からみた場合
ダイマー列４３間にはシリコン−シリコンの隙間が存在
し、隙間の間隔の粗密が帯状に交互に分布する配置とな
る（図５（ａ）参照）。それに対し、水素終端によるモ
ノハイドライド層を形成し（１×１）構造に再構成した
場合（図６（ａ）参照）にはシリコン−シリコンの隙間
が基板表面上に均一に分布する。後者の場合、別の原子
または分子を飛来させたとき前者の配置に比べて均一に
吸着が起きる。
した原子状水素４７が熱的に離脱する５００℃程度以下
の基板温度で暴露により酸素分子４９を飛来させシリコ
ン基板上に物理吸着させる。酸素分圧は１．３３×１０
-6Ｐａで行った。水素終端によるモノハイドライド層を
形成しない場合、再配列した（２×１）構造が最表面に
現れるが、同図に示すように基板表面直上からみた場合
ダイマー列４３間にはシリコン−シリコンの隙間が存在
し、隙間の間隔の粗密が帯状に交互に分布する配置とな
る（図５（ａ）参照）。それに対し、水素終端によるモ
ノハイドライド層を形成し（１×１）構造に再構成した
場合（図６（ａ）参照）にはシリコン−シリコンの隙間
が基板表面上に均一に分布する。後者の場合、別の原子
または分子を飛来させたとき前者の配置に比べて均一に
吸着が起きる。
【００２７】清浄表面や酸素分子４９の初期吸着過程は
走査形トンネル顕微鏡観察により確認した。酸化膜厚が
厚くなるにつれて、初期過程→反応律速→拡散律速と膜
形成メカニズムが変わって行くが、本実施例の場合膜厚
が極めて薄いので従来例と同様に初期過程の域を超えな
い。従来例と異なる点はシリコン表面が原子的に平坦で
あるということで、このことにより従来例において頻繁
に発生したと考えられる特定の酸化種侵入経路の発生は
なく、均一にシリコン表面原子との反応が進むと考えら
れる。
走査形トンネル顕微鏡観察により確認した。酸化膜厚が
厚くなるにつれて、初期過程→反応律速→拡散律速と膜
形成メカニズムが変わって行くが、本実施例の場合膜厚
が極めて薄いので従来例と同様に初期過程の域を超えな
い。従来例と異なる点はシリコン表面が原子的に平坦で
あるということで、このことにより従来例において頻繁
に発生したと考えられる特定の酸化種侵入経路の発生は
なく、均一にシリコン表面原子との反応が進むと考えら
れる。
【００２８】基板温度を室温に戻して透過型電子顕微鏡
による断面観察を行った結果、１段のステップが認めら
れ、界面凹凸はｒｍｓ値で約４オングストロームであ
り、従来例に比べて大幅に界面凹凸が小さくなっている
ことを確認した。本実施例ではＭＯＳ型の界面凹凸につ
いて言及したが、シリコンの稜線を用いた量子細線形成
にも適用できることは言うまでもない。
による断面観察を行った結果、１段のステップが認めら
れ、界面凹凸はｒｍｓ値で約４オングストロームであ
り、従来例に比べて大幅に界面凹凸が小さくなっている
ことを確認した。本実施例ではＭＯＳ型の界面凹凸につ
いて言及したが、シリコンの稜線を用いた量子細線形成
にも適用できることは言うまでもない。
【００２９】また、本実施例における水素終端による表
面の不動態化処理は大気中における再酸化防止にきわめ
て有効である。 〔実施例３〕以下この発明の第３の実施例の半導体ヘテ
ロ界面形成方法について、図面を参照しながら説明す
る。
面の不動態化処理は大気中における再酸化防止にきわめ
て有効である。 〔実施例３〕以下この発明の第３の実施例の半導体ヘテ
ロ界面形成方法について、図面を参照しながら説明す
る。
【００３０】図７（ａ）は従来のＶＬＳＩメモリセル部
断面構造を示したものである。ＲＣＡ洗浄を施した後、
スライシングや研磨等による加工層を除去するためにウ
ェット酸化をして酸化膜界面をシリコン基板５０の奥深
くまで下げ、さらにフッ酸により前記ウェット酸化膜を
除去した直後のシリコン基板の表面凹凸５１上にシリコ
ン窒化膜（Ｓｉ3 Ｎ4 ）５２を６〜７ｎｍ程度形成し、
さらにシリコン酸化膜（ＳｉＯ2 ）５３を形成して容量
膜とし、最後に電極材料であるポリシリコン５４を堆積
してセル部分を形成する。
断面構造を示したものである。ＲＣＡ洗浄を施した後、
スライシングや研磨等による加工層を除去するためにウ
ェット酸化をして酸化膜界面をシリコン基板５０の奥深
くまで下げ、さらにフッ酸により前記ウェット酸化膜を
除去した直後のシリコン基板の表面凹凸５１上にシリコ
ン窒化膜（Ｓｉ3 Ｎ4 ）５２を６〜７ｎｍ程度形成し、
さらにシリコン酸化膜（ＳｉＯ2 ）５３を形成して容量
膜とし、最後に電極材料であるポリシリコン５４を堆積
してセル部分を形成する。
【００３１】今回、試験用のセルとして平板型のキャパ
シタセルを形成して容量を測定した。従来例の場合、シ
リコン窒化膜５２およびシリコン酸化膜５３の誘電体膜
部分の厚さは酸化膜換算で６ｎｍで、リーク電流が１μ
Ａ／ｃｍ2 とした時、耐圧は１０ＭＶ／ｃｍであった。
電極としての占有面積は０．０４０ｃｍ2 であり、単位
占有面積当りの容量を増やすために電極表面の粗面化処
理を施したため電極部分の正味の面積は０．０５３ｃｍ
2 となっている。このキャパシタセルの容量は３×１０
-8Ｆ／ｃｍであった。
シタセルを形成して容量を測定した。従来例の場合、シ
リコン窒化膜５２およびシリコン酸化膜５３の誘電体膜
部分の厚さは酸化膜換算で６ｎｍで、リーク電流が１μ
Ａ／ｃｍ2 とした時、耐圧は１０ＭＶ／ｃｍであった。
電極としての占有面積は０．０４０ｃｍ2 であり、単位
占有面積当りの容量を増やすために電極表面の粗面化処
理を施したため電極部分の正味の面積は０．０５３ｃｍ
2 となっている。このキャパシタセルの容量は３×１０
-8Ｆ／ｃｍであった。
【００３２】この従来技術における最大の課題は１メモ
リセル当りの容量向上にある。周知の通り、集積化が益
々進む中で所定の容量を得るための１メモリセル当りの
電極占有面積が十分に確保できないために、１）トレン
チ構造の採用や電極表面を荒すこと等により電極表面積
を増大させること、２）高誘電率の誘電体を採用するこ
と、３）容量膜の薄膜化 などの対策により研究開発が
精力的に進められている。
リセル当りの容量向上にある。周知の通り、集積化が益
々進む中で所定の容量を得るための１メモリセル当りの
電極占有面積が十分に確保できないために、１）トレン
チ構造の採用や電極表面を荒すこと等により電極表面積
を増大させること、２）高誘電率の誘電体を採用するこ
と、３）容量膜の薄膜化 などの対策により研究開発が
精力的に進められている。
【００３３】しかしながら、上記のような構成では、今
後予想されるＬＳＩのスケールダウンには対応できず、
上記対策においても１）電極表面積増大にはプロセスに
より寸法的に限界があり、２）Ｔａ2 Ｏ5 等の高誘電率
材料はシリコンＬＳＩプロセスとの適合性などの点で問
題が残る。さらに、３）現状の構成による容量膜の薄膜
化には限界がある。
後予想されるＬＳＩのスケールダウンには対応できず、
上記対策においても１）電極表面積増大にはプロセスに
より寸法的に限界があり、２）Ｔａ2 Ｏ5 等の高誘電率
材料はシリコンＬＳＩプロセスとの適合性などの点で問
題が残る。さらに、３）現状の構成による容量膜の薄膜
化には限界がある。
【００３４】同図（ｂ）はこの発明の第３の実施例にお
ける半導体ヘテロ界面形成方法の構造図を示すもので、
この発明の第２の実施例と同様にして、シリコン表面が
水素終端されたシリコン基板の断面構造を得、酸素分子
の吸着によるモノレイヤーの酸化膜を形成した後、酸化
膜を堆積してキャパシタを形成した場合を示す。同図に
おいて、６０はシリコン基板、６１は高温熱処理を施し
た後の清浄表面、６２は前記清浄表面６１上の原子ステ
ップ、６３は清浄表面上に吸着したモノレイヤーの酸素
分子、６４は同じく堆積したシリコン酸化膜、そして６
５はポリシリコンを示している。
ける半導体ヘテロ界面形成方法の構造図を示すもので、
この発明の第２の実施例と同様にして、シリコン表面が
水素終端されたシリコン基板の断面構造を得、酸素分子
の吸着によるモノレイヤーの酸化膜を形成した後、酸化
膜を堆積してキャパシタを形成した場合を示す。同図に
おいて、６０はシリコン基板、６１は高温熱処理を施し
た後の清浄表面、６２は前記清浄表面６１上の原子ステ
ップ、６３は清浄表面上に吸着したモノレイヤーの酸素
分子、６４は同じく堆積したシリコン酸化膜、そして６
５はポリシリコンを示している。
【００３５】上記酸素分子の吸着によるモノレイヤーの
酸化分子６３を形成した後に、前記モノレイヤーの酸素
分子６３の界面凹凸構造を破壊することのないように比
較的低温でシリコン酸化膜６４をＣＶＤ法で２．３ｎｍ
堆積して容量酸化膜とし、最後に電極としてポリシリコ
ン６５を堆積する。本実施例の場合、界面凹凸構造が原
子レベルで超平滑に維持されているので薄い酸化膜を形
成する場合でも酸化初期にしばしば見受けられる界面凹
凸のラフニングは存在せず、透過型電子顕微鏡による断
面観察を行った結果基板のオフアングルに基づくと考え
られる原子ステップ６２以外の界面凹凸は認められなか
った。このようにして得られた界面は従来例に比べて大
幅に凹凸が小さくなっている。
酸化分子６３を形成した後に、前記モノレイヤーの酸素
分子６３の界面凹凸構造を破壊することのないように比
較的低温でシリコン酸化膜６４をＣＶＤ法で２．３ｎｍ
堆積して容量酸化膜とし、最後に電極としてポリシリコ
ン６５を堆積する。本実施例の場合、界面凹凸構造が原
子レベルで超平滑に維持されているので薄い酸化膜を形
成する場合でも酸化初期にしばしば見受けられる界面凹
凸のラフニングは存在せず、透過型電子顕微鏡による断
面観察を行った結果基板のオフアングルに基づくと考え
られる原子ステップ６２以外の界面凹凸は認められなか
った。このようにして得られた界面は従来例に比べて大
幅に凹凸が小さくなっている。
【００３６】本実施例においては、平板型キャパシタセ
ル構造でモノレイヤーの酸素分子６３およびシリコン酸
化膜６４の厚さが２．３ｎｍで、リーク電流が１μＡ／
ｃｍ 2 とした時、耐圧は９．６ＭＶ／ｃｍであった。電
極としての占有面積は０．０４０ｃｍ2 であり、容量を
増やすための電極表面の粗面化処理を施していないため
電極部分の正味の面積は占有面積と同じで０．０４０ｃ
ｍ2 となっている。このキャパシタセルの容量は６×１
０-8Ｆ／ｃｍで、従来法で形成した酸化膜−窒化膜−酸
化膜の系（酸化膜換算で６ｎｍ）と同程度の耐圧特性を
有し、２倍の容量が得られた。
ル構造でモノレイヤーの酸素分子６３およびシリコン酸
化膜６４の厚さが２．３ｎｍで、リーク電流が１μＡ／
ｃｍ 2 とした時、耐圧は９．６ＭＶ／ｃｍであった。電
極としての占有面積は０．０４０ｃｍ2 であり、容量を
増やすための電極表面の粗面化処理を施していないため
電極部分の正味の面積は占有面積と同じで０．０４０ｃ
ｍ2 となっている。このキャパシタセルの容量は６×１
０-8Ｆ／ｃｍで、従来法で形成した酸化膜−窒化膜−酸
化膜の系（酸化膜換算で６ｎｍ）と同程度の耐圧特性を
有し、２倍の容量が得られた。
【００３７】本実施例では、酸素雰囲気中に清浄表面６
１を暴露させることにより酸化膜界面を形成させたが、
金属蒸気雰囲気中に清浄表面を直接暴露することによる
半導体−金属界面構造形成においても適用可能なことは
言うまでもない。
１を暴露させることにより酸化膜界面を形成させたが、
金属蒸気雰囲気中に清浄表面を直接暴露することによる
半導体−金属界面構造形成においても適用可能なことは
言うまでもない。
【００３８】
【発明の効果】この発明の半導体界面形成方法によれ
ば、超高真空下においてシリコン基板を加熱し清浄表面
を露出させることにより原子的に平坦なシリコン表面を
得た後に自然酸化膜やほかの原子で前記表面を終端する
ことにより前記清浄表面の結合状態を安定させるので、
原子的な界面を得ることができ、その表面に酸化膜や別
の物質を吸着、堆積などの方法により適当な基板温度の
もとで形成した場合に、走行電子の界面散乱や電気的絶
縁破壊を低減することができる。
ば、超高真空下においてシリコン基板を加熱し清浄表面
を露出させることにより原子的に平坦なシリコン表面を
得た後に自然酸化膜やほかの原子で前記表面を終端する
ことにより前記清浄表面の結合状態を安定させるので、
原子的な界面を得ることができ、その表面に酸化膜や別
の物質を吸着、堆積などの方法により適当な基板温度の
もとで形成した場合に、走行電子の界面散乱や電気的絶
縁破壊を低減することができる。
【００３９】また、この発明の半導体界面形成方法を用
いることにより走行キャリアの界面散乱低下に基づくＭ
ＯＳデバイスの高速化やシリコン量子素子の実現、そし
て大容量キャパシタの実現が可能となった。
いることにより走行キャリアの界面散乱低下に基づくＭ
ＯＳデバイスの高速化やシリコン量子素子の実現、そし
て大容量キャパシタの実現が可能となった。
【図１】（ａ）〜（ｅ）はこの発明の第１の実施例の半
導体ヘテロ界面形成方法の処理手順を説明する図であ
る。
導体ヘテロ界面形成方法の処理手順を説明する図であ
る。
【図２】この発明の第１の実施例の半導体ヘテロ界面形
成方法の構成図である。
成方法の構成図である。
【図３】同第１の実施例における効果説明のための特性
図（酸化膜界面ラフネスと移動度の関係）である。
図（酸化膜界面ラフネスと移動度の関係）である。
【図４】（ａ）〜（ｃ）は従来の半導体ヘテロ界面形成
の処理手順を説明する図である。
の処理手順を説明する図である。
【図５】（ａ），（ｂ）はこの発明の第２の実施例の半
導体ヘテロ界面形成方法の構成図である。
導体ヘテロ界面形成方法の構成図である。
【図６】（ａ），（ｂ）は同じくこの発明の第２の実施
例の半導体ヘテロ界面形成方法の構成図である。
例の半導体ヘテロ界面形成方法の構成図である。
【図７】（ａ）〜（ｂ）はこの発明の第３の実施例の半
導体ヘテロ界面形成方法の構成図である。
導体ヘテロ界面形成方法の構成図である。
１０ シリコン基板 １１ 従来法によるプロセス処理後の表面凹凸 １２ 高温熱処理後の清浄表面 １３ 清浄表面上の原子ステップ １４ 大気中の酸素分子 １５ 清浄表面上に吸着したモノレイヤーの酸素分子 １６ 清浄表面上に形成された自然酸化膜 １７ シリコン原子と反応したシリコン酸化膜 ２０ シリコン基板 ２１ 極薄酸化膜 ２２ ＬＯＣＯＳ酸化膜 ２３ 活性領域 ２４ 活性領域中の原子ステップ ２５ ゲート電極 ２６ ソース，ドレイン ２７ シリコン基板 ２８ 原子ステップ ２９ 酸化膜 ３０ シリコン基板 ３１ 従来法によるプロセス処理で形成したゲート酸
化膜 ３２ シリコン酸化膜界面凹凸 ３３ ポリシリコン電極 ３４ 反転層 ３５ 反転層中の走行電子 ４０ 最表面のシリコン原子 ４１ ダイマー ４２ 最表面から一層下のシリコン原子 ４３ ダイマー列 ４４ 清浄表面上の上側のテラス ４５ 清浄表面上の下側のテラス ４６ 清浄表面上の原子ステップ ４７ 最表面のシリコン原子を終端している水素原子 ４８ 最表面シリコン原子の未結合手 ４９ 酸素分子 ５０ シリコン基板 ５１ シリコン酸化膜界面 ５２ シリコン窒化膜 ５３ シリコン酸化膜 ５４ ポリシリコン ６０ シリコン基板 ６１ シリコン清浄表面 ６２ 清浄表面上の原子ステップ ６３ 吸着した酸素分子の単原子層 ６４ シリコン酸化膜 ６５ ポリシリコン
化膜 ３２ シリコン酸化膜界面凹凸 ３３ ポリシリコン電極 ３４ 反転層 ３５ 反転層中の走行電子 ４０ 最表面のシリコン原子 ４１ ダイマー ４２ 最表面から一層下のシリコン原子 ４３ ダイマー列 ４４ 清浄表面上の上側のテラス ４５ 清浄表面上の下側のテラス ４６ 清浄表面上の原子ステップ ４７ 最表面のシリコン原子を終端している水素原子 ４８ 最表面シリコン原子の未結合手 ４９ 酸素分子 ５０ シリコン基板 ５１ シリコン酸化膜界面 ５２ シリコン窒化膜 ５３ シリコン酸化膜 ５４ ポリシリコン ６０ シリコン基板 ６１ シリコン清浄表面 ６２ 清浄表面上の原子ステップ ６３ 吸着した酸素分子の単原子層 ６４ シリコン酸化膜 ６５ ポリシリコン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宇田川 昌治 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 昭63−111630（ＪＰ，Ａ) 特開 昭61−176125（ＪＰ，Ａ) 特開 平３−166726（ＪＰ，Ａ)
Claims (5)
- 【請求項１】 予め、半導体基板の表面を、ウェット酸
化処理し、ついで、前記半導体基板の表面の酸化膜をウ
ェット・エッチングにより除去した後、 前記半導体基板を、１０ -9 Ｐａ以下の気圧の真空度で、
高温、好ましくは１１５０℃〜１２５０℃で、１〜５秒
間の瞬時加熱で、前記半導体基板の表面の一部を昇華さ
せる工程、 前記半導体基板の表面原子が再配列して、表面が単原子
層レベルの段差で平坦化するように、前記高温から室温
まで徐冷する工程、 前記半導体基板の表面に、大気中においてモノレイヤー
の 自然酸化膜を形成して、もしくは水素ないし金属との
化合物による超格子構造の緩和層を形成して、同表面を
不動態化する工程を含む半導体界面形成方法。 - 【請求項２】 予め、半導体基板の表面を、ウェット酸
化処理し、ついで、前記半導体基板の表面の酸化膜をウ
ェット・エッチングにより除去した後、 前記半導体基板を、１０ -9 Ｐａ以下の気圧の真空度で、
高温、好ましくは１１５０℃〜１２５０℃で、１〜５秒
間の瞬時加熱で、前記半導体基板の表面の一部を昇華さ
せる工程、 前記半導体基板の表面原子が再配列して、表面が単原子
層レベルの段差で平坦化するように、前記高温から室温
まで徐冷する工程、 前記半導体基板の表面に、同 表面の未結合手を一価の原
子で終端させた、単層の不動態層を形成する工程を含む
半導体界面形成方法。 - 【請求項３】 前記半導体界面の上に、ドライ酸化によ
る熱酸化膜の薄膜を形成する工程を付加した請求項１も
しくは請求項２に記載の半導体界面形成方法。 - 【請求項４】 前記半導体界面の上に、ＭＯＳトランジ
スタのゲート絶縁膜の形成工程を付加した請求項１もし
くは請求項２記載の半導体界面形成方法。 - 【請求項５】 前記半導体界面の上に、ＭＯＳ構造キャ
パシタの誘電体薄膜の形成工程を付加した請求項１もし
くは請求項２に記載の半導体界面形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33330991 | 1991-12-17 | ||
| JP3-333309 | 1991-12-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05243266A JPH05243266A (ja) | 1993-09-21 |
| JP2750063B2 true JP2750063B2 (ja) | 1998-05-13 |
Family
ID=18264664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4334205A Expired - Fee Related JP2750063B2 (ja) | 1991-12-17 | 1992-12-15 | 半導体界面形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5422306A (ja) |
| JP (1) | JP2750063B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69617100T2 (de) * | 1995-05-31 | 2002-07-18 | Matsushita Electric Ind Co Ltd | MOSFET-Kanalzone und Herstellungsverfahren |
| KR100567299B1 (ko) * | 1998-03-27 | 2006-04-04 | 텍사스 인스트루먼츠 인코포레이티드 | 반도체 장치 및 반도체 장치의 게이트 구조 제조 방법 |
| US6420729B2 (en) | 1999-03-16 | 2002-07-16 | Texas Instruments Incorporated | Process to produce ultrathin crystalline silicon nitride on Si (111) for advanced gate dielectrics |
| DE19915156A1 (de) * | 1999-03-27 | 2000-09-28 | Inst Halbleiterphysik Gmbh | Verfahren zur Herstellung dünner gleichförmiger Oxidschichten auf Silizium-Oberflächen |
| JP4540899B2 (ja) * | 2001-09-13 | 2010-09-08 | パナソニック株式会社 | 半導体装置の製造方法 |
| KR100679737B1 (ko) * | 2003-05-19 | 2007-02-07 | 도시바세라믹스가부시키가이샤 | 왜곡층을 가지는 실리콘기판의 제조방법 |
| EP3276049B1 (en) * | 2015-03-26 | 2021-03-24 | KYOCERA Corporation | Sapphire member and method for manufacturing sapphire member |
| JP7247902B2 (ja) | 2020-01-10 | 2023-03-29 | 信越半導体株式会社 | エピタキシャルウェーハの製造方法 |
| CN116685723A (zh) | 2021-01-25 | 2023-09-01 | 信越半导体株式会社 | 外延晶圆的制造方法 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3892891A (en) * | 1970-06-30 | 1975-07-01 | Rca Corp | Provision of reproducible thin layers of silicon dioxide |
| US3877982A (en) * | 1972-04-12 | 1975-04-15 | Us Army | Monolithic acoustic surface wave amplifier device and method of manufacture |
| JPH0682652B2 (ja) * | 1985-01-31 | 1994-10-19 | 株式会社東芝 | シリコン熱酸化膜の形成方法 |
| US5298452A (en) * | 1986-09-12 | 1994-03-29 | International Business Machines Corporation | Method and apparatus for low temperature, low pressure chemical vapor deposition of epitaxial silicon layers |
| JPS63111630A (ja) * | 1986-10-30 | 1988-05-16 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0680655B2 (ja) * | 1987-03-16 | 1994-10-12 | 沖電気工業株式会社 | 絶縁膜形成方法 |
| JP2667664B2 (ja) * | 1987-07-06 | 1997-10-27 | 三井東圧化学株式会社 | シリコン単結晶薄膜の製法 |
| JPH0724269B2 (ja) * | 1988-05-06 | 1995-03-15 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPH0756933B2 (ja) * | 1988-07-29 | 1995-06-14 | 日本電気株式会社 | 位相調整回路 |
| JPH02278203A (ja) * | 1989-04-19 | 1990-11-14 | Adachi Shin Sangyo Kk | 光学反射板 |
| JPH0311635A (ja) * | 1989-06-08 | 1991-01-18 | Sekiyu Sangyo Katsuseika Center | 化合物半導体装置の製造方法 |
| EP0606114A1 (en) * | 1989-08-11 | 1994-07-13 | Seiko Instruments Inc. | Method of producing field effect transistor |
| JPH03166726A (ja) * | 1989-11-27 | 1991-07-18 | Nec Corp | 酸化シリコン形成方法および形成装置 |
| JP2928930B2 (ja) * | 1989-12-06 | 1999-08-03 | セイコーインスツルメンツ株式会社 | 不純物ドーピング装置 |
| US5032545A (en) * | 1990-10-30 | 1991-07-16 | Micron Technology, Inc. | Process for preventing a native oxide from forming on the surface of a semiconductor material and integrated circuit capacitors produced thereby |
-
1992
- 1992-12-15 US US07/990,702 patent/US5422306A/en not_active Expired - Lifetime
- 1992-12-15 JP JP4334205A patent/JP2750063B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5422306A (en) | 1995-06-06 |
| JPH05243266A (ja) | 1993-09-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4072308B2 (ja) | トレンチ素子分離方法 | |
| JP4647211B2 (ja) | 半導体装置及びその製造方法 | |
| JP5203133B2 (ja) | 半導体デバイスの製造方法 | |
| US6448127B1 (en) | Process for formation of ultra-thin base oxide in high k/oxide stack gate dielectrics of mosfets | |
| JPH04154147A (ja) | 半導体装置およびその製造方法 | |
| JP2750063B2 (ja) | 半導体界面形成方法 | |
| TWI364813B (en) | Method for forming a semiconductor device having isolation regions | |
| JP2005136386A (ja) | 炭化珪素−酸化物積層体，その製造方法及び半導体装置 | |
| JP2000022139A (ja) | 半導体装置及びその製造方法 | |
| JP4367599B2 (ja) | 高誘電率薄膜の成膜方法 | |
| JP2000049349A (ja) | 集積回路に電界効果デバイスを製造する方法 | |
| JP2749030B2 (ja) | 電界効果トランジスタおよびその製造方法 | |
| JP2004014696A (ja) | 半導体装置の製造方法 | |
| JP2008514019A (ja) | 半導体デバイス及び同デバイスを形成する方法 | |
| JP2003257968A (ja) | 半導体装置およびその製造方法 | |
| JP3217333B2 (ja) | Ｍｏｓ型ヘテロ構造、該構造を備えた半導体装置及びその製造方法 | |
| JP2679143B2 (ja) | 半導体装置の製造方法 | |
| JP2000164592A (ja) | 界面に窒素を取り込む積層型又は複合型ゲ―ト誘電体 | |
| JPH11176828A (ja) | シリコン酸化膜の形成方法 | |
| JP3162914B2 (ja) | 半導体素子用貼り合せシリコンウェーハの製造方法 | |
| JP2834344B2 (ja) | 半導体装置の絶縁膜の製造方法 | |
| JP2590973B2 (ja) | 半導体装置の製造方法 | |
| JP3071268B2 (ja) | 半導体装置の製造方法 | |
| JPH01152650A (ja) | 半導体集積回路装置の製造方法 | |
| JPH03147327A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |