JPH01152650A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH01152650A JPH01152650A JP31125087A JP31125087A JPH01152650A JP H01152650 A JPH01152650 A JP H01152650A JP 31125087 A JP31125087 A JP 31125087A JP 31125087 A JP31125087 A JP 31125087A JP H01152650 A JPH01152650 A JP H01152650A
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- oxide film
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 230000003647 oxidation Effects 0.000 claims abstract description 12
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 claims abstract description 6
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 238000005530 etching Methods 0.000 claims abstract description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims abstract description 4
- 229910052698 phosphorus Inorganic materials 0.000 claims abstract description 4
- 239000011574 phosphorus Substances 0.000 claims abstract description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 16
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 6
- 229910052710 silicon Inorganic materials 0.000 abstract description 6
- 239000010703 silicon Substances 0.000 abstract description 6
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 abstract description 2
- 229910000040 hydrogen fluoride Inorganic materials 0.000 abstract description 2
- 238000005121 nitriding Methods 0.000 abstract 2
- 239000010410 layer Substances 0.000 description 7
- 230000001590 oxidative effect Effects 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
Landscapes
- Local Oxidation Of Silicon (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、半導体基板上に絶縁膜を介して導電性物質層
を形成してなる半導体集積回路装置において、高い信頼
性をもつ層間絶縁膜の形成に関するものであり、特に、
リンをドープした多結晶シリコン電極上に高い信頼性を
有する薄い眉間絶縁膜を形成する製造工程に関するもの
である。
を形成してなる半導体集積回路装置において、高い信頼
性をもつ層間絶縁膜の形成に関するものであり、特に、
リンをドープした多結晶シリコン電極上に高い信頼性を
有する薄い眉間絶縁膜を形成する製造工程に関するもの
である。
〈従来の技術〉 −
従来、第２図に伴って次に述べるＭＩＳ型半導体集積回
路装置の製造方法が提案されている。
路装置の製造方法が提案されている。
（ａ） 即ち、半導体基板２１の一生面に酸化雰囲気
中で熱処理することによってゲート酸化膜２２を生成す
る。
中で熱処理することによってゲート酸化膜２２を生成す
る。
該酸化膜２２を介して所望のパターンを有するリンドー
プド多結晶シリコンの７０−ティングゲート電極２３を
形成する。
プド多結晶シリコンの７０−ティングゲート電極２３を
形成する。
（ｂ）次いで、熱酸化膜（Ｉ）２４．シリコン窒化膜２
５゜熱酸化膜（１）２６を順次形成する。
５゜熱酸化膜（１）２６を順次形成する。
（ｃ）次いで、リンドープド多結晶シリコンのコントロ
ールゲート電極２７を形成することにより、ＥＥ ＰＲ
ＯＭのメモリーセル領域の基本構造が製作できる。
ールゲート電極２７を形成することにより、ＥＥ ＰＲ
ＯＭのメモリーセル領域の基本構造が製作できる。
〈発明が解決しようとする問題点〉
しかしながら、このような従来のＭＩＳ型半導体集積回
路装置の製造方法による場合、上記多結晶シリコンのフ
ローティングゲート電極２３と多結晶シリコンのコント
ロールゲート電極２７の間に位置する絶縁膜が、電極エ
ツジ部等の下地形状が急峻な部分で電界集中や膜質の劣
化が発生し、デバイス特性の劣化や電圧印加時に絶縁膜
及び上層の多結晶シリコン電極の破壊が生じるという欠
点があり、ＬＳＩの信頼性が低下するという問題点があ
った。
路装置の製造方法による場合、上記多結晶シリコンのフ
ローティングゲート電極２３と多結晶シリコンのコント
ロールゲート電極２７の間に位置する絶縁膜が、電極エ
ツジ部等の下地形状が急峻な部分で電界集中や膜質の劣
化が発生し、デバイス特性の劣化や電圧印加時に絶縁膜
及び上層の多結晶シリコン電極の破壊が生じるという欠
点があり、ＬＳＩの信頼性が低下するという問題点があ
った。
く問題点を解決するための手段〉
本発明は、上述の問題点を解決するためになされたもの
で、ＭＩＳ型半導体集積回路装置の一般的製造方法にお
いて、ゲート酸化膜上に、リンをドーピングした多結晶
シリコン電極を形成した後、熱酸化雰囲気中で酸化膜を
形成する工程と、前記酸化膜をエツチングする工程と、
しかる後、熱酸化膜、シリコン窒化膜、熱酸化膜を順次
形成して三層絶縁膜を形成する工程とを備えたＭＩＳ型
半導体集積回路装冒の製造方法を提供するものである０ 〈作 用〉 上述の如く、リンをドーピングした多結晶シリコン電極
を形成した後、犠牲酸化を行なうことにより、前記多結
晶シリコン電極のエツジ周辺の急峻な形状が緩和できる
ので、該多結晶シリコン電極上に生成される絶縁膜の膜
質を向上させることが出来るという作用がある。
で、ＭＩＳ型半導体集積回路装置の一般的製造方法にお
いて、ゲート酸化膜上に、リンをドーピングした多結晶
シリコン電極を形成した後、熱酸化雰囲気中で酸化膜を
形成する工程と、前記酸化膜をエツチングする工程と、
しかる後、熱酸化膜、シリコン窒化膜、熱酸化膜を順次
形成して三層絶縁膜を形成する工程とを備えたＭＩＳ型
半導体集積回路装冒の製造方法を提供するものである０ 〈作 用〉 上述の如く、リンをドーピングした多結晶シリコン電極
を形成した後、犠牲酸化を行なうことにより、前記多結
晶シリコン電極のエツジ周辺の急峻な形状が緩和できる
ので、該多結晶シリコン電極上に生成される絶縁膜の膜
質を向上させることが出来るという作用がある。
〈実施例〉
以下、この発明の実施例を第１図（ａ）〜（ｅ）を参照
し々から説明する。第１図は、フローティングゲート型
のＥＥＦＲＯＭにおいて、メモリーセル部のフローティ
ングゲート電極とコントロールゲート電極の間に、酸化
膜、シリコン窒化膜、酸化膜からなる三層構造絶縁膜を
備えたＭＩＳ型半導体集積回路装置の要部断面図である
。
し々から説明する。第１図は、フローティングゲート型
のＥＥＦＲＯＭにおいて、メモリーセル部のフローティ
ングゲート電極とコントロールゲート電極の間に、酸化
膜、シリコン窒化膜、酸化膜からなる三層構造絶縁膜を
備えたＭＩＳ型半導体集積回路装置の要部断面図である
。
（ａ） Ｎ型シリコン基板１にゲート酸化膜２及び１
０ｎｍ以下の薄いトンネル酸化膜２′を形成し、次にリ
ンをドープした多結晶シリコンのフローティングゲート
電極３を形成する。
０ｎｍ以下の薄いトンネル酸化膜２′を形成し、次にリ
ンをドープした多結晶シリコンのフローティングゲート
電極３を形成する。
（ｂ） その後、酸化雰囲気中で熱処理し、前記フロ
ーティングゲート電極３上に熱酸化膜（Ｇ）４を形成す
る。
ーティングゲート電極３上に熱酸化膜（Ｇ）４を形成す
る。
（ｃ） 前記熱酸化膜（Ｇ）４を、例えば濃度５％の
フッ化水素によりエツチング除去し、段差部（特にフロ
ーティングゲート電極３のエツジ部分）の形状を緩和さ
せる。
フッ化水素によりエツチング除去し、段差部（特にフロ
ーティングゲート電極３のエツジ部分）の形状を緩和さ
せる。
（ｄ） 次に、再び酸化雰囲気中で熱処理し、熱酸化
膜（Ｉ）５を形成する。そして、ＣＶＤ技術等によりシ
リコン窒化膜６を形成し、更に、その上に、熱酸化膜の
）７を形成することにより、三層絶縁膜８を形成する。
膜（Ｉ）５を形成する。そして、ＣＶＤ技術等によりシ
リコン窒化膜６を形成し、更に、その上に、熱酸化膜の
）７を形成することにより、三層絶縁膜８を形成する。
（ｅ）シかる後、多結晶シリコンのコントロールゲート
電極９を形成することによって、信頼性の高いＥＥＰＲ
ＯＭのメモリーセル領域の基本構造を形成することが出
来る。
電極９を形成することによって、信頼性の高いＥＥＰＲ
ＯＭのメモリーセル領域の基本構造を形成することが出
来る。
上述の如く、熱酸化膜、シリコン窒化膜、熱酸化膜を順
次形成してなる三層絶縁膜８を形成する前に、あらかじ
め熱酸化膜４を形成し、該熱酸化膜をエツチングすると
いう工程を加えることにより、下地の形状、特にフロー
ティングゲート電極のエツジ段差部の形状を緩和させる
ことができる。
次形成してなる三層絶縁膜８を形成する前に、あらかじ
め熱酸化膜４を形成し、該熱酸化膜をエツチングすると
いう工程を加えることにより、下地の形状、特にフロー
ティングゲート電極のエツジ段差部の形状を緩和させる
ことができる。
したがって、該フローティングゲート電極３上に形成さ
れる絶縁膜のストレスが軽減し、より良い眉間絶縁膜が
形成される。
れる絶縁膜のストレスが軽減し、より良い眉間絶縁膜が
形成される。
〈発明の効果〉
以上詳述したように、本発明によれば、ＥＥＰＲＯＭの
ゲート電極間絶縁膜等を大幅な工程の増加を招くことな
く信頼性を向上させて形成することが可能であり、メモ
リーへの書き込み消去で１万回の信頼性が要求されるＥ
ＥＰＲＯＭ等においてその工業的価値は非常に大である
。
ゲート電極間絶縁膜等を大幅な工程の増加を招くことな
く信頼性を向上させて形成することが可能であり、メモ
リーへの書き込み消去で１万回の信頼性が要求されるＥ
ＥＰＲＯＭ等においてその工業的価値は非常に大である
。
第１図（ａ）乃至（ｅ）は本発明の実施例を示すＥＥＰ
ＲＯＭメモリーセル領域の要部断面図、第２図（ａ）乃
至（ｅ）は従来の工程を説明するためのＥＥＰＲＯＭメ
モリーセル領域の要部断面図である。 符号の説明 １・・・Ｎ型シリコン基板、２・・・ゲート酸化膜、２
′・・・トンネル酸化膜、 ３・・・多結晶シリコンのフローティングゲート電極、
４・・・熱酸化膜（Ｇ）、 ５・・・熱酸化膜（Ｉ）、
６・・・シリコン窒化膜、７・・・熱酸化膜（ｎ）、９
８・・・三層絶縁膜、 ９・・・多結晶シリコンのコントロールゲート電極。 代理人 弁理士 杉 山 毅 至（他１名）第 ｌ 図 第１図 ２Ｊ２図
ＲＯＭメモリーセル領域の要部断面図、第２図（ａ）乃
至（ｅ）は従来の工程を説明するためのＥＥＰＲＯＭメ
モリーセル領域の要部断面図である。 符号の説明 １・・・Ｎ型シリコン基板、２・・・ゲート酸化膜、２
′・・・トンネル酸化膜、 ３・・・多結晶シリコンのフローティングゲート電極、
４・・・熱酸化膜（Ｇ）、 ５・・・熱酸化膜（Ｉ）、
６・・・シリコン窒化膜、７・・・熱酸化膜（ｎ）、９
８・・・三層絶縁膜、 ９・・・多結晶シリコンのコントロールゲート電極。 代理人 弁理士 杉 山 毅 至（他１名）第 ｌ 図 第１図 ２Ｊ２図
Claims (1)
- １、半導体基板上に形成したリンドープド多結晶シリコ
ン電極上に、絶縁膜として熱酸化膜、シリコン窒化膜、
熱酸化膜の構造をもつ膜厚数１０ｎｍ程度の三層絶縁膜
をつくり、該三層絶縁膜上に多結晶シリコン電極を形成
してなる半導体集積回路装置の製造方法に於て、リンを
ドープした多結晶シリコン電極を形成した後、熱酸化雰
囲気中で酸化膜を形成する工程と、該工程によって形成
された熱酸化膜をエッチング除去する工程と、しかる後
、熱酸化膜、シリコン窒化膜、熱酸化膜を順次形成して
三層絶縁膜を形成する工程とを備えたことを特徴とする
半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31125087A JPH01152650A (ja) | 1987-12-09 | 1987-12-09 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31125087A JPH01152650A (ja) | 1987-12-09 | 1987-12-09 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01152650A true JPH01152650A (ja) | 1989-06-15 |
Family
ID=18014895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31125087A Pending JPH01152650A (ja) | 1987-12-09 | 1987-12-09 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01152650A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5132239A (en) * | 1989-09-04 | 1992-07-21 | Sgs-Thomson Microelectronics S.R.L. | Process for manufacturing eeprom memory cells having a single level of polysilicon and thin oxide by using differential oxidation |
| US5830771A (en) * | 1994-09-09 | 1998-11-03 | Nippondenso Co., Ltd. | Manufacturing method for semiconductor device |
| KR100370133B1 (ko) * | 2000-12-05 | 2003-02-05 | 주식회사 하이닉스반도체 | 프레쉬 메모리 소자 제조 방법 |
| CN105742170A (zh) * | 2016-02-26 | 2016-07-06 | 上海华力微电子有限公司 | 浮栅制备方法 |
-
1987
- 1987-12-09 JP JP31125087A patent/JPH01152650A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5132239A (en) * | 1989-09-04 | 1992-07-21 | Sgs-Thomson Microelectronics S.R.L. | Process for manufacturing eeprom memory cells having a single level of polysilicon and thin oxide by using differential oxidation |
| US5830771A (en) * | 1994-09-09 | 1998-11-03 | Nippondenso Co., Ltd. | Manufacturing method for semiconductor device |
| KR100370133B1 (ko) * | 2000-12-05 | 2003-02-05 | 주식회사 하이닉스반도체 | 프레쉬 메모리 소자 제조 방법 |
| CN105742170A (zh) * | 2016-02-26 | 2016-07-06 | 上海华力微电子有限公司 | 浮栅制备方法 |
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