JP2679143B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2679143B2 JP2679143B2 JP20991688A JP20991688A JP2679143B2 JP 2679143 B2 JP2679143 B2 JP 2679143B2 JP 20991688 A JP20991688 A JP 20991688A JP 20991688 A JP20991688 A JP 20991688A JP 2679143 B2 JP2679143 B2 JP 2679143B2
- Authority
- JP
- Japan
- Prior art keywords
- phosphorus
- oxide film
- silicon oxide
- film
- boron
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Element Separation (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特に耐放射線
半導体装置における素子分離用の絶縁膜の形成方法に関
する。
半導体装置における素子分離用の絶縁膜の形成方法に関
する。
従来この種の素子分離用の絶縁膜（フィード絶縁膜）
は第２図に示すようにボロン及びリンを含んだシリコン
酸化膜５（以下BPSG膜と記す）で形成されていた。BPSG
膜５下の酸化シリコン膜12は後工程の熱処理時にBPSG膜
５より、リン及びボロンが半導体基板１に拡散するのを
防止する為のものである。
は第２図に示すようにボロン及びリンを含んだシリコン
酸化膜５（以下BPSG膜と記す）で形成されていた。BPSG
膜５下の酸化シリコン膜12は後工程の熱処理時にBPSG膜
５より、リン及びボロンが半導体基板１に拡散するのを
防止する為のものである。
上述した従来の半導体装置の製造方法はBPSGからなる
フィールド絶縁膜のエッチング部の肩7,7′をなだらか
にする熱処理工程又は活性領域８表面にゲート絶縁膜を
形成するときの熱処理中にBPSG膜よりリンがアウトディ
フュージョンして活性領域の半導体基板の表面濃度が変
化する為MOSトランジスタのしきい電圧が低下してしま
い、再現性が黒くなるという欠点がある。
フィールド絶縁膜のエッチング部の肩7,7′をなだらか
にする熱処理工程又は活性領域８表面にゲート絶縁膜を
形成するときの熱処理中にBPSG膜よりリンがアウトディ
フュージョンして活性領域の半導体基板の表面濃度が変
化する為MOSトランジスタのしきい電圧が低下してしま
い、再現性が黒くなるという欠点がある。
本発明の目的は、リンを含有する酸化シリコン膜から
なるフィールド絶縁膜からのアウトディフュージョンで
半導体基板表面の不順物濃度が変化するのを防止し、再
現性のよい半導体装置の製造方法を提供することにあ
る。
なるフィールド絶縁膜からのアウトディフュージョンで
半導体基板表面の不順物濃度が変化するのを防止し、再
現性のよい半導体装置の製造方法を提供することにあ
る。
本発明の半導体装置の製造方法は、半導体基板上に第
１の酸化シリコン膜，窒化シリコン膜、第２の酸化シリ
コン膜，リン若くはリン及びボロンを含む酸化シリコン
膜を順次成長させて４層膜を形成する工程と、ホトレジ
スト法により素子分離領域を残して前記リン若くはリン
及びボロンを含む酸化シリコン膜，前記第２の酸化シリ
コン膜をエッチング除去する工程と、熱処理により前記
リン若くはリン及びボロンを含む酸化シリコン膜のエッ
チング端部の肩をなだらかにすると共に表面のリン若し
くはリン及びボロンの濃度を下げる工程と、前記リン若
くはリン及びボロンを含む酸化シリコン膜をマスクとし
て前記窒化シリコン膜前記第１の酸化シリコン膜，をエ
ッチング除去する工程とを含むというものである。
１の酸化シリコン膜，窒化シリコン膜、第２の酸化シリ
コン膜，リン若くはリン及びボロンを含む酸化シリコン
膜を順次成長させて４層膜を形成する工程と、ホトレジ
スト法により素子分離領域を残して前記リン若くはリン
及びボロンを含む酸化シリコン膜，前記第２の酸化シリ
コン膜をエッチング除去する工程と、熱処理により前記
リン若くはリン及びボロンを含む酸化シリコン膜のエッ
チング端部の肩をなだらかにすると共に表面のリン若し
くはリン及びボロンの濃度を下げる工程と、前記リン若
くはリン及びボロンを含む酸化シリコン膜をマスクとし
て前記窒化シリコン膜前記第１の酸化シリコン膜，をエ
ッチング除去する工程とを含むというものである。
次に本発明について図面を参照して説明する。
第１図（ａ）〜（ｅ）は本発明の一実施例を説明する
ための工程順に配置した半導体チップの断面図である。
ための工程順に配置した半導体チップの断面図である。
まず第１図（ａ）に示すように、半導体基板１上に熱
酸化法により第１の酸化シリコン膜２を厚さ30nmに形成
する。次にCVD法により窒化シリコン膜３を厚さ20nm形
成し、その上に第２の酸化シリコン膜４をCVD法により
厚さ約100nm形成する。そしてBPSG膜５をCVD法により厚
さ約700nm形成する。BPSG膜のリン，ボロンの濃度は各
々約５モル％,10モル％である。BPSG膜のリン，ボロン
の濃度は高い程熱処理によりだれやすくなりその点では
好ましいが又、リン，ボロンのアウトディフュージョン
量も多くなるので前述の程度が好ましい。このようにし
て４層構造の絶縁膜を形成する。
酸化法により第１の酸化シリコン膜２を厚さ30nmに形成
する。次にCVD法により窒化シリコン膜３を厚さ20nm形
成し、その上に第２の酸化シリコン膜４をCVD法により
厚さ約100nm形成する。そしてBPSG膜５をCVD法により厚
さ約700nm形成する。BPSG膜のリン，ボロンの濃度は各
々約５モル％,10モル％である。BPSG膜のリン，ボロン
の濃度は高い程熱処理によりだれやすくなりその点では
好ましいが又、リン，ボロンのアウトディフュージョン
量も多くなるので前述の程度が好ましい。このようにし
て４層構造の絶縁膜を形成する。
次いで、第１図（ｂ）に示すように、ホトレジスト法
を用いて素子分離部を残してBPSG膜5,第２の酸化シリコ
ン膜４をドライエッチングあるいは弗酸系エッチング液
によりウェットエッチングして除去する。このとき窒化
シリコン膜３がエッチング阻止層の役割をはたす。次い
で第１図（ｃ）に示すように、例えば、酸化性雰囲気中
で、900℃、30分程度の熱処理を行ってBPSG膜５のエッ
チング端部の肩をなだらかにする。この熱処理は窒素雰
囲気中で行ってもよいがBPSG膜５は酸化性雰囲気中の方
がよりだれやすく、又、表面のリン，ボロンの濃度も下
がる為酸化性雰囲気の方が良い。
を用いて素子分離部を残してBPSG膜5,第２の酸化シリコ
ン膜４をドライエッチングあるいは弗酸系エッチング液
によりウェットエッチングして除去する。このとき窒化
シリコン膜３がエッチング阻止層の役割をはたす。次い
で第１図（ｃ）に示すように、例えば、酸化性雰囲気中
で、900℃、30分程度の熱処理を行ってBPSG膜５のエッ
チング端部の肩をなだらかにする。この熱処理は窒素雰
囲気中で行ってもよいがBPSG膜５は酸化性雰囲気中の方
がよりだれやすく、又、表面のリン，ボロンの濃度も下
がる為酸化性雰囲気の方が良い。
この時活性領域８には窒化シリコン膜３がある為酸化
膜はほとんど形成されないし、その下にある第１の酸化
シリコン膜２と合せてリン，ボロンがアウトディフュー
ジョンにより半導体基板１内に入るのを防止している。
又、フィールド領域のBPSG膜５下には第２のシリコン酸
化膜４がある為、リン，ボロンが半導体基板１内に入る
事はない。このように熱処理によりBPSG膜の肩をなだら
かにした後、第１図（ｄ）に示すように、活性領域８の
窒化シリコン膜６、第１の酸化シリコン膜２をエッチン
グして半導体基板１の表面を露出させる。
膜はほとんど形成されないし、その下にある第１の酸化
シリコン膜２と合せてリン，ボロンがアウトディフュー
ジョンにより半導体基板１内に入るのを防止している。
又、フィールド領域のBPSG膜５下には第２のシリコン酸
化膜４がある為、リン，ボロンが半導体基板１内に入る
事はない。このように熱処理によりBPSG膜の肩をなだら
かにした後、第１図（ｄ）に示すように、活性領域８の
窒化シリコン膜６、第１の酸化シリコン膜２をエッチン
グして半導体基板１の表面を露出させる。
その後第１図（ｅ）に示すように、900℃、酸化性雰
囲気中で熱処理を行ない厚さ300nmのゲート酸化膜９を
形成する。この酸化時BPSG5表面のリン，ボロンの濃度
は非常に薄くなっているのでアウトディフュージョンに
よる半導体基板１に与える影響は小さく出来る。そして
通常行なっているようにゲート電極10を厚さ約400nmの
多結晶シリコン膜にて形成する。
囲気中で熱処理を行ない厚さ300nmのゲート酸化膜９を
形成する。この酸化時BPSG5表面のリン，ボロンの濃度
は非常に薄くなっているのでアウトディフュージョンに
よる半導体基板１に与える影響は小さく出来る。そして
通常行なっているようにゲート電極10を厚さ約400nmの
多結晶シリコン膜にて形成する。
以上説明したように本発明は第１の酸化シリコン膜，
窒化シリコン膜，第２の酸化シリコン膜，少なくともリ
ンを含む酸化シリコン膜の４層膜を形成し、ひとまずBP
SG膜、第２の酸化シリコン膜を選択的にエッチングした
のち熱処理を行なって前述の少なくともリンを含む酸化
シリコン膜のエッチング端部の肩をなだらかにすると共
に不純物濃度を少なくする工程を有しているので、下層
の窒化シリコン膜、第１の酸化シリコン膜で、不純物が
半導体基板表面に導入されるのを防止することができ、
アウトディフュージョンの影響を回避することができ
る。従って半導体装置を再現性よく製造できるという効
果がある。
窒化シリコン膜，第２の酸化シリコン膜，少なくともリ
ンを含む酸化シリコン膜の４層膜を形成し、ひとまずBP
SG膜、第２の酸化シリコン膜を選択的にエッチングした
のち熱処理を行なって前述の少なくともリンを含む酸化
シリコン膜のエッチング端部の肩をなだらかにすると共
に不純物濃度を少なくする工程を有しているので、下層
の窒化シリコン膜、第１の酸化シリコン膜で、不純物が
半導体基板表面に導入されるのを防止することができ、
アウトディフュージョンの影響を回避することができ
る。従って半導体装置を再現性よく製造できるという効
果がある。
第１図（ａ）〜（ｅ）は本発明の一実施例を説明するた
めの工程順に配置した半導体チップの縦断面図、第２図
は従来例を説明するためのフィールド絶縁膜形成後の半
導体チップの縦断面図である。 １……半導体基板、２……第１の酸化シリコン膜、12…
…酸化シリコン膜、３……窒化シリコン膜、４……第２
の酸化シリコン膜、５……BPSG膜、６……ホトレジスト
マスク、7,7′……BPSG膜の肩、８……活性領域、９…
…ゲート酸化膜、10……ゲート電極。
めの工程順に配置した半導体チップの縦断面図、第２図
は従来例を説明するためのフィールド絶縁膜形成後の半
導体チップの縦断面図である。 １……半導体基板、２……第１の酸化シリコン膜、12…
…酸化シリコン膜、３……窒化シリコン膜、４……第２
の酸化シリコン膜、５……BPSG膜、６……ホトレジスト
マスク、7,7′……BPSG膜の肩、８……活性領域、９…
…ゲート酸化膜、10……ゲート電極。
Claims (1)
- 【請求項１】半導体基板上に第１の酸化シリコン膜，窒
化シリコン膜、第２の酸化シリコン膜，リン若くはリン
及びボロンを含む酸化シリコン膜を順次成長させて４層
膜を形成する工程と、ホトレジスト法により素子分離領
域を残して前記リン若くはリン及びボロンを含む酸化シ
リコン膜，前記第２の酸化シリコン膜をエッチング除去
する工程と、熱処理により前記リン若くはリン及びボロ
ンを含む酸化シリコン膜のエッチング端部の肩をなだら
かにすると共に表面のリン若しくはリン及びボロンの濃
度を下げる工程と、前記リン若くはリンは及びボロンを
含む酸化シリコン膜をマスクとして前記窒化シリコン
膜，前記第１の酸化シリコン膜をエッチング除去する工
程とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20991688A JP2679143B2 (ja) | 1988-08-23 | 1988-08-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20991688A JP2679143B2 (ja) | 1988-08-23 | 1988-08-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0258252A JPH0258252A (ja) | 1990-02-27 |
| JP2679143B2 true JP2679143B2 (ja) | 1997-11-19 |
Family
ID=16580784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20991688A Expired - Lifetime JP2679143B2 (ja) | 1988-08-23 | 1988-08-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2679143B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2791090B2 (ja) * | 1989-03-24 | 1998-08-27 | 株式会社日立製作所 | 半導体装置 |
| FR2664095B1 (fr) * | 1990-06-28 | 1993-12-17 | Commissariat A Energie Atomique | Procede de fabrication d'un contact electrique sur un element actif d'un circuit integre mis. |
| JPH1187663A (ja) | 1997-09-11 | 1999-03-30 | Nec Corp | 半導体集積回路装置およびその製造方法 |
| KR100421997B1 (ko) * | 2001-11-27 | 2004-03-11 | 삼성전자주식회사 | 전자사진방식 화상형성기의 현상장치 |
| JP2007220888A (ja) * | 2006-02-16 | 2007-08-30 | Central Res Inst Of Electric Power Ind | 超格子構造による耐放射線性を有する炭化珪素半導体素子およびその運転方法 |
-
1988
- 1988-08-23 JP JP20991688A patent/JP2679143B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0258252A (ja) | 1990-02-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS61289644A (ja) | 半導体デバイスの製造法 | |
| JPH0574927A (ja) | 半導体装置の製造方法 | |
| US4039359A (en) | Method of manufacturing a flattened semiconductor device | |
| JP2679143B2 (ja) | 半導体装置の製造方法 | |
| JPS63257231A (ja) | 半導体装置の製造方法 | |
| JPS5817673A (ja) | 電界効果トランジスタ | |
| JPS59108325A (ja) | 半導体装置の製造方法 | |
| JPH0897202A (ja) | 半導体装置の製造方法 | |
| JPS6261345A (ja) | 半導体装置の製造方法 | |
| JP2519207B2 (ja) | 半導体装置の製造方法 | |
| JPS5933271B2 (ja) | 半導体装置の製造方法 | |
| JPH0358485A (ja) | 縦型ｍｏｓｆｅｔ装置の製造方法 | |
| JPH043419A (ja) | 半導体装置の製造方法 | |
| JPH04286152A (ja) | 半導体メモリの製造方法 | |
| JP2820465B2 (ja) | 半導体装置の製造方法 | |
| JP3196373B2 (ja) | 半導体装置の製造方法 | |
| JP2608889B2 (ja) | 半導体装置の製造方法 | |
| JPS6068656A (ja) | 半導体装置の製造方法 | |
| JPH08167602A (ja) | 半導体装置の製造方法 | |
| JPH05868B2 (ja) | ||
| JPH0613543A (ja) | 半導体装置の製造方法 | |
| JPH061803B2 (ja) | 半導体集積回路の製造方法 | |
| JPS63280437A (ja) | 半導体装置の素子分離領域の形成方法 | |
| JPH0745694A (ja) | 半導体装置およびその製造方法 | |
| JPH0216019B2 (ja) |