JPH0258252A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0258252A JPH0258252A JP20991688A JP20991688A JPH0258252A JP H0258252 A JPH0258252 A JP H0258252A JP 20991688 A JP20991688 A JP 20991688A JP 20991688 A JP20991688 A JP 20991688A JP H0258252 A JPH0258252 A JP H0258252A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に耐放射線半
導体装置における素子分離用の絶縁膜の形成方法に関す
る。
導体装置における素子分離用の絶縁膜の形成方法に関す
る。
従来この種の素子分離用の絶縁膜〈フィード絶縁膜）は
第２図に示すようにボロン及びリンを含んだシリコン酸
化膜５（以下ＢＰＳＧ膜と記す）で形成されていた。Ｂ
ＰＳＧ膜５下の酸化シリコン膜１２は後工程の熱処理時
にＢＰＳＧ膜５より、リン及びボロンが半導体基板１に
拡散するのを防止する為のものである。
第２図に示すようにボロン及びリンを含んだシリコン酸
化膜５（以下ＢＰＳＧ膜と記す）で形成されていた。Ｂ
ＰＳＧ膜５下の酸化シリコン膜１２は後工程の熱処理時
にＢＰＳＧ膜５より、リン及びボロンが半導体基板１に
拡散するのを防止する為のものである。
上述した従来の半導体装置の製造方法はＢＰＳＧからな
るフィールド絶縁膜のエツチング部の肩７．７′をなだ
らかにする熱処理工程又は活性領域８表面にゲート絶縁
膜を形成するときの熱処理中にＢＰＳＧ膜よりリンがア
ウトデイフュージョンして活性領域の半導体基板の表面
濃度が変化する為ＭＯＳトランジスタのしきい電圧が低
下してし■い、再現性が黒くなるという欠点がある。
るフィールド絶縁膜のエツチング部の肩７．７′をなだ
らかにする熱処理工程又は活性領域８表面にゲート絶縁
膜を形成するときの熱処理中にＢＰＳＧ膜よりリンがア
ウトデイフュージョンして活性領域の半導体基板の表面
濃度が変化する為ＭＯＳトランジスタのしきい電圧が低
下してし■い、再現性が黒くなるという欠点がある。
本発明の目的は、リンを含有する酸化シリコン膜からな
るフィールド絶縁膜からのアウトデイフュージョンで半
導体基板表面の不順物濃度が変化するのを防止し、再現
性のよい半導体装置の製造方法を提供することにある。
るフィールド絶縁膜からのアウトデイフュージョンで半
導体基板表面の不順物濃度が変化するのを防止し、再現
性のよい半導体装置の製造方法を提供することにある。
本発明の半導体装置の製造方法は、半導体基板上に第１
の酸化シリコン膜２窒化シリコン膜、第２の酸化シリコ
ン膜、リン若くはリン及びボロンを含む酸化シリコン膜
を順次成長させて４層膜を形成する工程と、ホトレジス
ト法により素子分離領域を残して前記リン若くはリン及
びボロンを含む酸化シリコン膜、前記第２の酸化シリコ
ン膜をエツチング除去する工程と、熱処理により前記リ
ン若しくはリン及びボロンを含む酸化シリコン膜のエツ
チング端部の肩をなだらかにすると共に表面のリン若し
くはリン及びボロンの濃度を下げる工程と、前記リン若
くはリン及びボロンを含む酸化シリコン膜をマスクとし
て前記窒化シリコン膜、前記第１の酸化シリコン膜をエ
ツチング除去する工程とを含むというものである。
の酸化シリコン膜２窒化シリコン膜、第２の酸化シリコ
ン膜、リン若くはリン及びボロンを含む酸化シリコン膜
を順次成長させて４層膜を形成する工程と、ホトレジス
ト法により素子分離領域を残して前記リン若くはリン及
びボロンを含む酸化シリコン膜、前記第２の酸化シリコ
ン膜をエツチング除去する工程と、熱処理により前記リ
ン若しくはリン及びボロンを含む酸化シリコン膜のエツ
チング端部の肩をなだらかにすると共に表面のリン若し
くはリン及びボロンの濃度を下げる工程と、前記リン若
くはリン及びボロンを含む酸化シリコン膜をマスクとし
て前記窒化シリコン膜、前記第１の酸化シリコン膜をエ
ツチング除去する工程とを含むというものである。
次に本発明について図面を参照して説明する。
第１図（ａ）〜（ｅ）は本発明の一実施例を説明するた
めの工程順に配置した半導体チップの断面図である。
めの工程順に配置した半導体チップの断面図である。
まず第１図（ａ）に示すように、半導体基板１上Ｇζ熱
酸化法により第１の酸化シリコン膜２を厚さ３０ｎｍ形
成する。次にＣＶＤ法により窒化シリコン膜３を厚さ２
０ｎｍ形成し、その上に第２の酸化シリコン膜４をＣＶ
Ｄ法により厚さ約１１００ｎ形成する。そしてＢＰＳＧ
膜５をＣＶＤ法により厚さ約７００ｒ＋＋＋＋形成する
。ＢＰＳＧｐｌＡのリン、ボロンの濃度は各々約５モル
％、１０モル％である。ＢＰＳＧ膜のリン、ボロンの濃
度は高い程熱処理によりだれやすくなりその点では好ま
しいが又、リン、ボロンのアウトデイフュージョン量も
多くなるので前述の程度が好ましい、このようにして４
層構造の絶縁膜を形成する。
酸化法により第１の酸化シリコン膜２を厚さ３０ｎｍ形
成する。次にＣＶＤ法により窒化シリコン膜３を厚さ２
０ｎｍ形成し、その上に第２の酸化シリコン膜４をＣＶ
Ｄ法により厚さ約１１００ｎ形成する。そしてＢＰＳＧ
膜５をＣＶＤ法により厚さ約７００ｒ＋＋＋＋形成する
。ＢＰＳＧｐｌＡのリン、ボロンの濃度は各々約５モル
％、１０モル％である。ＢＰＳＧ膜のリン、ボロンの濃
度は高い程熱処理によりだれやすくなりその点では好ま
しいが又、リン、ボロンのアウトデイフュージョン量も
多くなるので前述の程度が好ましい、このようにして４
層構造の絶縁膜を形成する。
次いで、第１図（ｂ）に示すように、ホトレジスト法を
用いて素子分離部を残してＢＰＳＧ膜５、第２の酸化シ
リコン膜４をドライエツチングあるいは弗酸系エツチン
グ液によりウェットエツチングして除去する。このとき
窒化シリコン膜３がエツチング阻止層の役割をはなす。
用いて素子分離部を残してＢＰＳＧ膜５、第２の酸化シ
リコン膜４をドライエツチングあるいは弗酸系エツチン
グ液によりウェットエツチングして除去する。このとき
窒化シリコン膜３がエツチング阻止層の役割をはなす。
次いで第１図（ｃ）に示すように、例えば、酸化性雰囲
気中で、９００℃、３０分程度の熱処理を行ってＢＰＳ
Ｇ膜５のエツチング端部の肩をなだらかにする。この熱
処理は窒素雰囲気中で行ってもよいがＢＰＳＧ膜５は酸
化性雰囲気中の方がよりだれやすく、又、表面のリン、
ボロンの濃度も下がる為酸化性雰囲気の方が良い。
気中で、９００℃、３０分程度の熱処理を行ってＢＰＳ
Ｇ膜５のエツチング端部の肩をなだらかにする。この熱
処理は窒素雰囲気中で行ってもよいがＢＰＳＧ膜５は酸
化性雰囲気中の方がよりだれやすく、又、表面のリン、
ボロンの濃度も下がる為酸化性雰囲気の方が良い。
この時活性領域８には窒化シリコン膜３がある為酸化膜
はほとんど形成されないし、その下にある第１の酸化シ
リコン膜２と合せてリン、ボロンがアウトデイフュージ
ョンにより半導体基板１内に入るのを防止している。又
、フィールド領域のＢＰＳＧ膜５下には第２のシリコン
酸化膜４がある為、リン、ボロンが半導体基板１内に入
る事はない、このように熱処理によりＢＰＳＧ膜の肩を
なだらかにした後、第１図（ｄ）に示すように、活性領
域８の窒化シリコンＭ６、第１の酸化シリコン膜２をエ
ツチングして半導体基板１の表面を露出させる。
はほとんど形成されないし、その下にある第１の酸化シ
リコン膜２と合せてリン、ボロンがアウトデイフュージ
ョンにより半導体基板１内に入るのを防止している。又
、フィールド領域のＢＰＳＧ膜５下には第２のシリコン
酸化膜４がある為、リン、ボロンが半導体基板１内に入
る事はない、このように熱処理によりＢＰＳＧ膜の肩を
なだらかにした後、第１図（ｄ）に示すように、活性領
域８の窒化シリコンＭ６、第１の酸化シリコン膜２をエ
ツチングして半導体基板１の表面を露出させる。
その後第１図（ｅ）に示すように、９００°Ｃ１酸化性
雰囲気中で熱処理を行ない厚さ３０ｎｍのゲート酸化膜
９を形成する。この酸化時ＢＰＳＧ５表面のリン、ボロ
ンの濃度は非常に薄くなっているのでアウトデイフュー
ジョンによる半導体基板１に与える影響は小さく出来る
。そして通常行なっているようにゲート電極１０を厚さ
約４００ ｎｍの多結晶シリコン膜にて形成する。
雰囲気中で熱処理を行ない厚さ３０ｎｍのゲート酸化膜
９を形成する。この酸化時ＢＰＳＧ５表面のリン、ボロ
ンの濃度は非常に薄くなっているのでアウトデイフュー
ジョンによる半導体基板１に与える影響は小さく出来る
。そして通常行なっているようにゲート電極１０を厚さ
約４００ ｎｍの多結晶シリコン膜にて形成する。
以上説明したように本発明は第１の酸化シリコン膜、窒
化シリコン膜、第２の酸化シリコン膜。
化シリコン膜、第２の酸化シリコン膜。
少なくともリンを含む酸化シリコン膜の４層膜を形成し
、ひとまずＢＰＳＧ膜、第２の酸化シリコン膜を選択的
にエツチングしたのち熱処理を行なって前述の少なくと
もリンを含む酸化シリコン膜のエツチング端部の肩をな
だらかにすると共に不純物濃度を少なくする工程を有し
ているので、下層の窒化シリコン膜、第１の酸化シリコ
ン膜で、不純物が半導体基板表面に導入されるのを防止
することができ、アウトデイフュージョンの影響を回避
することができる。従って半導体装置を再現性よく製造
できるという効果がある。
、ひとまずＢＰＳＧ膜、第２の酸化シリコン膜を選択的
にエツチングしたのち熱処理を行なって前述の少なくと
もリンを含む酸化シリコン膜のエツチング端部の肩をな
だらかにすると共に不純物濃度を少なくする工程を有し
ているので、下層の窒化シリコン膜、第１の酸化シリコ
ン膜で、不純物が半導体基板表面に導入されるのを防止
することができ、アウトデイフュージョンの影響を回避
することができる。従って半導体装置を再現性よく製造
できるという効果がある。
ホトレジストマスク、７，７′・・・ＢＰＳＧ膜の肩、
８・・・活性領域、９・・・ゲーｊ−酸化膜、１０・・
・ゲート電極。
８・・・活性領域、９・・・ゲーｊ−酸化膜、１０・・
・ゲート電極。
Claims (1)
- 半導体基板上に第１の酸化シリコン膜、窒化シリコン膜
、第２の酸化シリコン膜、リン若くはリン及びボロンを
含む酸化シリコン膜を順次成長させて４層膜を形成する
工程と、ホトレジスト法により素子分離領域を残して前
記リン若くはリン及びボロンを含む酸化シリコン膜、前
記第２の酸化シリコン膜をエッチング除去する工程と、
熱処理により前記リン若しくはリン及びボロンを含む酸
化シリコン膜のエッチング端部の肩をなだらかにすると
共に表面のリン若しくはリン及びボロンの濃度を下げる
工程と、前記リン若くはリン及びボロンを含む酸化シリ
コン膜をマスクとして前記窒化シリコン膜、前記第１の
酸化シリコン膜をエッチング除去する工程とを含むこと
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20991688A JP2679143B2 (ja) | 1988-08-23 | 1988-08-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20991688A JP2679143B2 (ja) | 1988-08-23 | 1988-08-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0258252A true JPH0258252A (ja) | 1990-02-27 |
| JP2679143B2 JP2679143B2 (ja) | 1997-11-19 |
Family
ID=16580784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20991688A Expired - Lifetime JP2679143B2 (ja) | 1988-08-23 | 1988-08-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2679143B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02250356A (ja) * | 1989-03-24 | 1990-10-08 | Hitachi Ltd | 半導体装置 |
| US5246882A (en) * | 1990-06-28 | 1993-09-21 | Commissariat A L'energie Atomique | Method for embodying an electric circuit on an active element of an mis integrated circuit |
| US6414352B2 (en) | 1997-09-11 | 2002-07-02 | Nec Corporation | Semiconductor device having an electronically insulating layer including a nitride layer |
| KR100421997B1 (ko) * | 2001-11-27 | 2004-03-11 | 삼성전자주식회사 | 전자사진방식 화상형성기의 현상장치 |
| JP2007220888A (ja) * | 2006-02-16 | 2007-08-30 | Central Res Inst Of Electric Power Ind | 超格子構造による耐放射線性を有する炭化珪素半導体素子およびその運転方法 |
-
1988
- 1988-08-23 JP JP20991688A patent/JP2679143B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02250356A (ja) * | 1989-03-24 | 1990-10-08 | Hitachi Ltd | 半導体装置 |
| US5246882A (en) * | 1990-06-28 | 1993-09-21 | Commissariat A L'energie Atomique | Method for embodying an electric circuit on an active element of an mis integrated circuit |
| US6414352B2 (en) | 1997-09-11 | 2002-07-02 | Nec Corporation | Semiconductor device having an electronically insulating layer including a nitride layer |
| KR100421997B1 (ko) * | 2001-11-27 | 2004-03-11 | 삼성전자주식회사 | 전자사진방식 화상형성기의 현상장치 |
| JP2007220888A (ja) * | 2006-02-16 | 2007-08-30 | Central Res Inst Of Electric Power Ind | 超格子構造による耐放射線性を有する炭化珪素半導体素子およびその運転方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2679143B2 (ja) | 1997-11-19 |
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