JPH09102459A

JPH09102459A - 半導体ヘテロ界面形成方法

Info

Publication number: JPH09102459A
Application number: JP25975995A
Authority: JP
Inventors: Masaaki Niwa; 正昭丹羽
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1995-10-06
Filing date: 1995-10-06
Publication date: 1997-04-15

Abstract

(57)【要約】【課題】トランジスタのヘテロ界面特性を向上させ
る。【解決手段】従来法によるプロセス処理済みのシリコ
ン基板１０を超高真空チャンバー内にセットし、トラン
ジスタを形成する活性領域において電子ビーム照射によ
る局所加熱法で清浄表面１２を得る。基板１０を徐冷し
たのちにシリコンの表面原子が再配列し、表面にステッ
プが現れた状態を示す。この状態で前記シリコン基板１
０を大気中に取り出し活性領域に形成された前記清浄表
面１２上に通常の熱酸化により極薄の熱酸化膜を形成す
る。本発明によれば、通常のシリコンプロセスで工程処
理し、ゲート酸化前の洗浄工程をウェット処理から真空
中の局所加熱清浄化処理に置き換えるだけで原子的に平
滑で、清浄なヘテロ界面が形成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、特に微細ＭＯＳ構
造や量子素子等、原子的に平滑な界面を必要とする半導
体ヘテロ界面の形成方法に関するものである。

【０００２】

【従来の技術】近年、ヘテロ界面の平滑化は量子素子や
ＭＯＳトランジスタなどさらに微細な領域で動作する次
世代の素子形成技術として精力的に研究されている。

【０００３】以下図面を参照しながら、従来のヘテロ界
面形成の一例について説明する。図４は、従来のシリコ
ン酸化膜界面形成過程を示したものである。同図におい
て５０はシリコン基板で、(a)はトランジスタ形成を行
う活性領域の断面図を示し、RCA洗浄を施した後、スラ
イシングや研磨等による加工層を除去するためにウェッ
ト酸化をして酸化膜界面を基板５０の奥深くまで下げ、
更にフッ酸により前記ウェット酸化膜を除去した直後の
シリコン基板の表面の様子を示している。

【０００４】活性領域表面にはマイクロラフネス５１が
存在し、極微細素子形成においては特性劣化を誘発する
一要因とされている。ウェット酸化膜は酸化速度が速い
ので極薄酸化膜の形成には適さず、極薄ゲート酸化膜の
形成にはむしろ乾燥雰囲気中で熱酸化を施すドライ酸化
が有利と考えられるが、酸化膜界面の凹凸によると思わ
れる耐圧劣化が一方では指摘されている（例えば、M.Ni
wa et al, J.Electrochem. Soc., 139(1992)901）。ま
た、これらに関して他の主要原因として酸化前の不純物
汚染がしばしば問題となり、耐圧特性劣化をもたらすこ
とが指摘されている。

【０００５】以上のように構成されたシリコン基板につ
いて以下その界面形成機構について説明する。ウェット
酸化の後にドライ酸化による本番のゲート酸化が行われ
る。このドライ酸化は乾燥酸素雰囲気中において電気炉
内で900℃程度の温度で加熱することにより10nmのゲー
ト酸化膜５２を形成する工程でピンホールなどの酸化膜
欠陥を除去するために乾燥窒素中にて950℃、20minのア
ニール処理を施した。

【０００６】同図(b)はドライ酸化後のシリコン基板断
面を示してある。ゲート酸化膜厚が小さくなると前記マ
イクロラフネス５１の存在が特性に影響を及ぼす事が経
験的に知られている。シリコン酸化膜界面５３の形成機
構に関しては現在のところあまりよく知られていないが
酸化種のサイズ効果及び酸化膜中のシラノール基が大き
く関与していると考えられる。

【０００７】即ち、ドライ雰囲気中のＯ₂はウェット雰
囲気中のＨ₂Ｏにくらべてそのサイズが大きく、構造緩
和剤としてのシラノール基が存在し得ないために酸化種
はシリコンの格子位置に一様に入らないで正味のボンド
長が最も長い(111)ファセット面から侵入してシリコン
原子と反応し、このためドライ酸化の場合ある特定の酸
化種侵入経路が出来その経路から酸化が進むものと思わ
れる。

【０００８】ドライ酸化膜の場合、デバイ長は約15nmで
あるので本実施例の場合大半がそのメカニズムが解明さ
れていない酸化の初期過程領域で膜形成の最終段階、即
ちシリコン酸化膜界面付近の酸化膜形成はDeal-Groveの
反応律則にのっとって行われる。従って、同図(b)に見
られる比較的大きな凹凸は(111)ファセットの様な比較
的入りやすい経路から酸化種が優先的に入り込みシリコ
ン原子との反応が促進された結果生成されたと理解され
る。

【０００９】さらに同図(a)の凹凸は局所的に様々な面
が表面に現れており、各面の酸化速度依存性があるため
に同図(b)に現れる酸化膜界面５３は更に複雑な凹凸を
呈することになる。このゲート酸化膜が形成された後電
極としてポリシリコン５４を堆積した。同図(c)はゲー
トポリシリコン電極５４を形成した際の断面図を示して
いる。透過型電子顕微鏡による断面観察の結果、界面凹
凸はｒｍｓ値で約1.5nmであった。

【００１０】このゲートを用いてトランジスタ動作をさ
せる場合、反転層５５はゲート酸化膜５２とシリコン基
板最上層との境界部分、即ち酸化膜界面部分に形成さ
れ、そこには高電界が印加されている。トランジスタの
動作に寄与する反転層中の電子５６は高速で反転層５５
中を走行する。この際、酸化膜界面の凹凸があるため走
行電子５６は散乱されることになり、結果として電子移
動度が低下する。

【００１１】この対策として半導体ヘテロ界面形成方法
が提案されている（特開平５−２４３２６６号公報）。
この方法によれば、まず最初にシリコン基板の全面を超
高真空加熱清浄化することになり、トランジスタを形成
するには、従来のシリコンＬＳＩプロセスを再検討する
必要が生じる。即ち、シリコンＬＳＩプロセスでは、通
常、LOCOS酸化膜形成など分離工程を経た後に、活性領
域にトランジスタを形成する。しかし、ＬＯＣＯＳ酸化
後に、超高真空中での加熱清浄化によりシリコン基板表
面の活性領域だけに最表面原子の再配列により原子レベ
ルで平滑な表面を形成することは不可能である。ＬＯＣ
ＯＳ酸化膜から、素子を形成する活性領域に不純物原子
の拡散等により、平滑表面の形成に支障をきたすからで
ある。

【００１２】

【発明が解決しようとする課題】上記のような構成で
は、近年の素子集積度増加に伴う形成寸法の低下が原因
となり、走行電子の界面散乱による制限が素子の応答速
度を抑制することや極薄酸化膜の耐圧不良が生じるとい
う問題点を有していた。また、ＬＯＣＯＳ酸化後に、活
性領域の超平滑化することも困難であった。

【００１３】本発明は、通常のプロセスを用いて、走行
電子の界面散乱や電気的絶縁破壊を低減することによ
り、素子特性を向上させる平滑界面形成を任意の領域に
容易に形成する方法を提供することを目的とする。

【００１４】

【課題を解決するための手段】上記問題点を解決するた
めに本発明の界面形成方法は、高真空下において素子分
離された活性領域などシリコン基板上の任意の領域だけ
を加熱し、もしくは結晶成長させて清浄表面を露出させ
ることにより、原子的に平坦なシリコン表面を得た後
に、別の物質を吸着、堆積などの方法により原子的に平
坦な界面を得ること、及び、プロセス処理前に真空加熱
により表面を清浄化することを特徴としている。

【００１５】本発明は上記した構成によって、素子を形
成する活性領域に超平滑な表面が得られるため、走行電
子の界面散乱による移動度低下や耐圧特性劣化を起こす
ことなく、素子の応答速度を飛躍的に向上させることが
できる。

【００１６】

【発明の実施の形態】

（実施の形態１）以下、本発明の一実施例のヘテロ界面
形成方法について、図面を参照しながら説明する。図１
は、本発明の実施例におけるヘテロ界面形成方法の構造
図を示すものである。

【００１７】図１(a)は、シリコン基板１０を、従来法
によるLOCOS酸化膜１１で素子分離し、活性領域１２を
確保した後に、洗浄処理（ウェット酸化＋ＨＦによる酸
化膜除去）を施した後の、ゲート酸化直前のシリコン基
板の表面凹凸１３を示したものである。この図のよう
に、活性領域１２の表面には、ミクロ的に凹凸が観測で
きる。

【００１８】この後、従来法であれば、表面に凹凸が形
成された状態でウェット洗浄による活性領域１２の洗浄
後に、ゲート酸化膜形成工程に移る。しかし、本実施例
では、(b)に示す様にシリコン基板１０を超高真空チャ
ンバー（到達真空度；4×10^-9Ｐａ)内にセットし、走査
した電子ビーム１４による加熱法により1150℃、5秒間
の瞬時加熱で、活性領域１２だけに原子ステップ１５と
テラス１６からなる清浄表面領域１７を得た。

【００１９】次に、電気炉にて通常の熱酸化によりゲー
ト酸化膜の形成を行う。この酸化はドライ酸化で行わ
れ、乾燥酸素雰囲気中において、電気炉内で900℃程度
の温度で加熱することにより、5nmのシリコン酸化膜１
８を形成する工程である。ピンホールなどのゲート酸化
膜の欠陥を除去するため、乾燥窒素中にて950℃、20min
のアニール処理を施した（同図(c)）。この反応は、通
常の熱酸化と同様に、SiO2/Si界面から進むので、界面
はシリコン基板１０の下方へと進行して行く。酸化膜厚
が厚くなるにつれて初期過程 → 反応律則 → 拡散律
則と膜形成メカニズムが変わって行くが、本実施例の
場合、膜厚が極めて薄いので、従来例と同様に初期過程
の域を超えない。この場合、酸化膜厚が10nm程度以下で
あれば、酸化前の清浄表面上の原子ステップとテラスの
形態１５、１６が酸化後も保持され、同様の界面ステッ
プ１９が現れる。

【００２０】従来例と異なる点はシリコン基板１０表面
が、原子的に平坦であるということである。このことに
より従来例において頻繁に発生したと考えられる特定の
酸化種侵入経路は発生しにくく、均一にシリコン表面原
子との反応が進むと考えられる。基板温度を室温に戻
し、透過型電子顕微鏡による断面観察を行った結果、活
性領域１２中に３段のステップが認められ、界面凹凸は
ｒｍｓ値で約0.4nmで、従来例の約3.3nmに比べて大幅に
界面凹凸が小さくなった。

【００２１】（ｄ）に示すように、ＭＯＳトランジスタ
のゲートやソース・ドレイン領域は、この清浄表面に酸
化膜を形成した後にイオン注入法で形成される。

【００２２】本実施例によれば、通常のシリコンプロセ
スと同様に、ＬＯＣＯＳ酸化した後、ゲート酸化膜形成
工程処理であり、ゲート酸化前の洗浄工程をウェット処
理から真空中の局所加熱清浄化処理に置き換えるだけ
で、原子的に平滑で、清浄なヘテロ界面が形成される。
この結果、走行キャリアの界面散乱低下に基づくMOSデ
バイスの高速化や高耐圧化の実現が可能となる。

【００２３】（実施の形態２）以下、本発明の一実施例
のヘテロ界面形成方法について、図面を参照しながら説
明する。

【００２４】図２は本発明の実施例におけるヘテロ界面
形成方法の構造図を示すものである。同図(a)は本実施
の形態１の方法により形成した活性領域３２と素子分離
領域３１を示す。３０は表面が(001)面であるシリコン
基板、３１は素子分離の為のLOCOS酸化膜、３２はトラ
ンジスタを形成する活性領域、３３は従来法によるプロ
セス処理を施した後のゲート酸化直前のシリコン基板の
表面凹凸を示している。

【００２５】同図(b)は活性領域３２の詳細構造を示し
たものである。実施の形態１の電子ビームで局所的に加
熱した場合のシリコンの表面原子が再配列して（２×
１）構造を示し、オフアングルに相当したステップ３４
が認められた状態を示す。

【００２６】この状態は電子ビーム照射などのエネルギ
ービームによる局所加熱でシリコン表面の吸着物質はも
とより、表面のシリコン原子自体が熱的に離脱する過程
を経て、溶融した最表面のシリコンは自発的に平坦化さ
れたのちに基板３０の徐冷過程で表面原子が再配列して
（２×１）構造を示している。また、この再配列構造形
成過程では表面欠陥３５も形成され、テラス３６上のラ
ンダムな位置に分布している。

【００２７】しかしながら、エネルギービームの走査速
度が早かったり、チャンバ内真空度が悪い場合、もしく
は加熱清浄化前の表面が汚染されていた場合には、局所
加熱中に炭化水素系の不純物が表面に付着し、加熱によ
りSiCなど特性劣化誘発不純物構造３７が形成されるこ
とがある。この構造は、その後の酸化膜形成においても
歴然として膜中や界面に残存し、容易には除去できな
い。

【００２８】この問題を解決するため、基板３０を真空
中で加熱し、ガス供給もしくは分子線照射によるシリコ
ンホモエピタキシャル成長層３８を形成する。その断面
構造を示したのが同図(c)である。

【００２９】シリコンホモエピタキシャル成長層３８の
厚さは３μmで、SiCなど不純物構造３７を十分に被覆
し、表面では前記不純物構造は認められず、ステップと
テラスからなる原子平滑表面が得られる。

【００３０】また、加熱清浄化処理が適切な条件下で行
われ、不純物構造３７が存在しない表面が得られても、
再配列時に形成される表面欠陥３５は依然として存在す
る。この欠陥による凹凸は前記不純物構造３７と比べる
とサイズ的には極めて小さく、その後の酸化により形成
したMOS(金属-酸化膜-半導体)トランジスタの特性に及
ぼす影響は小さいと考えられるが、できるだけ消滅させ
ることが望ましい。

【００３１】本発明の実施の形態にある再配列表面に、
シリコンのホモエピタキシャル成長層３８を形成するこ
とによりはじめに選択的に表面欠陥３５から埋められ、
その後１層ごとに原子平滑表面が形成される。この様子
を同図(d)に示す。

【００３２】ここで、下地のシリコンが露出している活
性領域３２上では、上部に堆積したシリコン層は下地構
造を反映した結晶性を示したエピタキシャル成長層３８
となるが、素子分離領域であるLOCOS酸化膜３１上で
は、下地が非晶質であるため、エピタキシャル成長しな
いので、堆積した成長層も非晶質シリコン３９である。
よって素子分離機能は保たれることになる（同図
(d)）。その後の活性領域３２の表面に熱酸化工程によ
り酸化膜を形成するのは、実施の形態１と同様である。

【００３３】このようにして、活性領域表面に、表面欠
陥があったり、不純物が付着していても、活性領域表面
は超平滑になり、活性領域の表面には質のよい酸化膜が
得られる。

【００３４】（実施の形態３）実施の形態１、２は、最
表面シリコンの再配列を実現させて表面の清浄化、平滑
化を試みた場合であったが、本実施例ではウェット洗浄
をし、電気炉にて通常の熱酸化を行う時の清浄化処理に
ついて述べる。

【００３５】図３(a)は通常用いられているゲート酸化
前のシリコン表面のウェット洗浄処理を施した後の活性
領域、素子分離領域を示している。

【００３６】シリコン基板４０上には、素子分離用LOCO
S酸化膜４１が形成され、膜中にはこれまでの洗浄処理
や各種プロセス処理中に発生した汚染物質４２が微量に
含まれている。活性領域４３においても同様で微量汚染
物質４４が表面近傍のバルク中に存在し、表面上にも極
微量の不純物４５が存在している。

【００３７】これらの不純物は検出限界もしくはそれ以
下の極微量であるので現行のプロセス処理では除去でき
ないのが普通であり、トランジスタの特性の限界はこれ
ら把握できない極微量不純物により抑制されていると考
えられる。

【００３８】同図(b)はゲート酸化前の基板（同図(a)）
を真空チャンバーに入れ、真空中にて加熱した後の状態
を示す。不純物４２、４４、４５は加熱処理により除去
される。本実施の形態の場合、基板温度が400℃、真空
度は加熱しないときで10^-10Torr台であり、裏面から赤
外線で徐々に加熱し、400℃まで昇温した。この際、真
空度が10^-8Torrを越えないように基板温度を調節しなが
ら昇温した。

【００３９】また、この昇温過程において４重極質量分
析計で基板から脱離してきたガス成分を調べた。その結
果、脱離成分はH₂,H₂O,CH_xなどが主であったが、CH_X系
物質が高温領域でも最も多かった。400℃までの昇温過
程において各温度で昇温直後、脱離により真空度が一時
的に劣化するが、時間とともに回復する。本実施の形態
では、昇温は400℃までとし、加熱時間を脱離ガスが十
分に出きってしまうことをめどに１時間行った。除去効
率は真空度や加熱温度、加熱時間に依存し、究極的には
清浄表面形成条件となる。この後に室温まで冷却してチ
ャンバーから取り出し、本実施の形態１と同様に酸化は
ドライ酸化で行われ、乾燥酸素雰囲気中において電気炉
内で900℃程度の温度で加熱することにより5nmの酸化膜
を形成し、ピンホールなどの酸化膜欠陥を除去するため
に乾燥窒素中にて950℃、20minのアニール処理を施して
MOSトランジスタを作製した。

【００４０】このゲート酸化前の真空加熱処理を行った
場合の初期耐圧分布４５を真空加熱処理無しの場合４６
と比較して同図(c)に示した。０ＭＶ／ｃｍ付近に、共
にピンホールなどによるAモード破壊は認められるが、
より高電界領域では、真空加熱処理した場合に欠陥によ
るウィークスポットによると考えられるBモード不良は
認められない（５〜１０ＭＶ／ｃｍ付近）。そして、Fo
wlar-Nordheim型のトンネル電流による真性リークのみ
が認められることが明かとなり、ゲート酸化前に真空加
熱処理を施した場合には、初期耐圧特性が大幅に向上す
る事が確認できた。

【００４１】この理由は検出限界以下の極微量不純物
（主として４４、４５）が熱酸化時に酸化膜中や酸化膜
界面に取り込まれて絶縁破壊をもたらすのに対し、加熱
処理を施した場合には、これら極微量不純物が表面から
熱的に離脱して清浄化されたためと考えられる。

【００４２】このように検出限界以下のシリコン基板中
の極微量不純物を熱的に離脱でき、清浄化できる条件
は、室温での真空度が１×１０^-9〜３×１０^-11Torrの
範囲で、シリコン基板を室温から２００℃〜９００℃の
範囲に加熱することである。２００℃より小さければ、
熱脱離効果が小さく、９００℃より大きければシリコン
原子自体が脱離してしまうからである。温度によっても
かわるが、６００℃であれば、約３０分で清浄表面が得
られる。

【００４３】本実施の形態では、ゲート酸化前に基板を
真空中にて加熱する清浄化手法を試みたが、ゲート酸化
膜形成後やコンタクト形成前、容量酸化膜形成前など半
導体プロセスの処理前の清浄化手段として適用可能なこ
とは言うまでもない。

【００４４】

【発明の効果】以上のように本発明は、高真空下におい
てシリコン基板をエネルギービーム照射による局所的な
加熱やホモエピタキシャル成長層を形成して清浄表面を
露出させることにより原子的に平坦なシリコン表面を得
る方法、さらにはゲート酸化前のウェット洗浄表面に真
空加熱処理することによる清浄化した表面を得る方法を
提供することによって原子的に平坦で清浄な界面を得る
ことができる。

【００４５】本発明のヘテロ界面形成方法を用いること
により走行キャリアの界面散乱低下に基づくMOSデバイ
スの高速化や高耐圧化の実現が可能となった。

【図面の簡単な説明】

【図１】本発明の実施例におけるエネルギービームによ
る局所加熱法によるヘテロ界面形成方法の処理手順を説
明する図

【図２】本発明の実施例におけるホモエピタキシャル成
長層形成によるヘテロ界面形成方法の処理手順を説明す
る図

【図３】(a)〜(b)は本発明の実施例における真空加熱に
よるヘテロ界面形成方法の処理手順を説明する図であ
る。(c)は同実施例における効果説明のための特性図
（初期耐圧分布）

【図４】従来例におけるヘテロ界面形成方法の構成図

【符号の説明】

１０シリコン基板１１ LOCOS酸化膜１２活性領域１３従来法によるプロセス処理後の表面凹凸１４電子ビーム１５清浄表面上の原子ステップ１６清浄表面上のテラス１７清浄表面領域１８熱酸化膜１９熱酸化膜表面上のステップ３０シリコン基板３１ LOCOS酸化膜３２活性領域３３シリコン表面凹凸３４清浄表面上の原子ステップ（活性領域中）３５清浄表面上の表面欠陥３６清浄表面上のテラス３７清浄表面上の不純物構造３８ホモエピタキシャル成長層３９非晶質シリコン層４０シリコン基板４１ LOCOS酸化膜４２ LOCOS酸化膜中の汚染物質４３活性領域４４活性領域表面近傍のバルク中汚染物質４５活性領域表面上の汚染物質４６真空加熱処理有りの場合の耐圧分布４７真空加熱処理無しの場合の耐圧分布５０シリコン基板５１シリコン表面のマイクロラフネス５２ゲート酸化膜５３シリコン酸化膜界面５４多結晶シリコン電極５５反転層５６反転層中の電子

Claims

【特許請求の範囲】

【請求項１】真空中加熱などの方法で、表面原子の再配
列による原子的平坦面を有するシリコン清浄表面に、吸
着、堆積などの方法により別の物質構造を形成し、原子
的に平坦な界面を得るヘテロ界面形成方法において、素子分離した活性領域に高エネルギビームを照射するこ
とにより、局所的に原子的に平坦なシリコン清浄表面を
得ることを特徴とする半導体ヘテロ界面形成方法。
【請求項２】ホモエピタキシャル法で表面欠陥や表面不
純物構造を埋めて結晶層を形成し、表面原子の再配列に
よる原子的平坦面を有するシリコン清浄表面を形成する
ことにより原子的に平坦な界面を得ることを特徴とする
半導体ヘテロ界面形成方法。
【請求項３】真空中加熱などの方法で酸化もしくは堆積
などのプロセス処理前もしくは後の表面に吸着した不純
物を熱的に離脱させ、前記プロセス処理前の表面を清浄
化させてから酸化もしくは堆積などのプロセス処理を行
うことを特徴とする半導体ヘテロ界面形成方法。
【請求項４】請求項１から３のいずれかに記載のヘテロ
界面形成方法により形成された界面構造を具備すること
を特徴とする金属-酸化膜-半導体電界効果トランジス
タ。
【請求項５】請求項１から３のいずれかに記載の前記ヘ
テロ界面形成方法により形成された界面構造を具備する
ことを特徴とする量子素子。
【請求項６】請求項１から３のいずれかに記載の前記ヘ
テロ界面形成方法により形成された界面構造を具備し、
誘電体薄膜を形成することを特徴とする極薄キャパシ
タ。