JPH02174171A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、７０−ティングゲート型の電界効果トランジ
スタからなる半導体記憶装置、詳しくは、書き込み消去
特性の向上をはかることができる構造に関するものであ
る。

従来の技術 従来、電気的書き込み消去が可能なＲＯＭ（Ｅ　Ｅ　Ｐ
　ＲＯＭ　：　Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓａ
ｂｌｅ　ａｎｄＰｒｏｇｒａＩＩｌａｂｌｅ　　ＲＯＭ
）の１つとして、トンネリング注入により書き込み消去
を行うフローティングゲート構造の半導体記憶装置がよ
（知られている。このフローティングゲート型の半導体
記憶装置は、拡散層上の薄い絶縁膜を介して電荷のトン
ネリングを行い、絶縁膜上のフローティングゲート電極
に電荷を蓄積させ、トランジスタのしきい値電圧を変化
させて情報を記憶させることを原理とするものである。

従来のフローティングゲート型の不揮発性記憶装置を第
２図に示した構造断面図を参照して説明する。第２図に
示すように、Ｐ型のシリコン基板１の中にＮ型の不純物
を含んだドレイン領域２とソース領域３が形成され、シ
リコン基板１の上にドレイン領域２とソース領域３にま
たがって酸化シリコン膜４が形成されるとともに、この
酸化ジノコン膜４の中のドレイン領域２の上の一部分に
トンネリング媒体となりうる薄い酸化シリコン膜５が形
成され、酸化シリコン膜５の上にフローティングゲート
電極６、酸化シリコン膜７及びコントロールゲート電極
８が順次積層された構造となっている。

第２図に示すような従来の構成のフローティングゲート
型半導体記憶装置においては、通常１５〜２０Ｖの電圧
で書き込み、消去を行なうことができるように、ドレイ
ン領域２上のトンネル酸化シリコン膜５の膜厚は１００
Ａ程度と非常に薄くなっている。また、書き換えの際に
コントロールゲート電極８にＯＶ、ドレイン領域２に１
５〜２０Ｖの高電圧が印加されるが、この際、ドレイン
−基板間にブレークダウンが生じないように、ドレイン
領域２の不純物濃度を比較的低く（１０１７〜ＩＱＩ８
ｃ１１−３程度）抑えテイタ。

発明が解決しようとする課題 近年、半導体集積回路の高機能化、高性能化に伴い、Ｅ
ＥＰＲＯＭにおいても、書き込み消去スピードの向上の
要求が高まりつつあり、これを実現するにはトンネリン
グ絶縁膜下のドレイン領域の不純物濃度を高＜　（１０
〜１０”ａｍ−３程度）して、トンネリング注入効率を
高める方法が考えられる。しかしながら、トンネリング
絶縁膜下の拡散層の不純物濃度を高くすると、上述した
ようにドレイン領域の電界密度が高くなり、ドレイン耐
圧が低下するといった問題点を有していた。

本発明の目的は、かかる問題点に鑑み、トンネリング注
入効率を高めると同時にドレイン領域の耐圧向上をはか
ることのできる構造を提供することにある。

課題を解決するための手段 上記目的を達成するために、本発明は、一導電型半導体
基板中に、互いに離れて設けられたソース領域及びドレ
イン領域にはさまれたチャネル領域上にゲート絶縁膜を
備え、前記ドレイン領域上の一部にトンネリング媒体と
なりうる絶縁膜を備え、前記ゲート絶縁膜及びトンネリ
ング絶縁膜の両絶縁膜上に７０−ティングゲート電極を
備え、前記フローティングゲート電極上に絶縁膜を介し
てコントロールゲート電極を備えた半導体記憶装置にお
いて、前記ドレイン領域が、前記チャネル領域の端部に
直接接する第１の領域と、前記トンネリング絶縁膜下に
あって前記第１の領域よりも不純物濃度の高い第２の領
域とで形成されたものである。

作用 本発明のごとき構造の半導体記憶装置では、チャネル端
部に接するドレイン領域が比較的不純物濃度の低い拡散
層であり、トンネリング絶縁膜下のトンネリング注入領
域のみに高い不純物濃度をもつ拡散層を備えているため
、ドレイン耐圧の低下を防止できると同時に、トンネリ
ング注入効率を高めることができ、書き込み消去特性の
向上をはかることが可能となる。

実施例 以下、本発明の一実施例について図面を用いて説明する
。第１図は、本発明の一実施例を示した断面図である。

図に示すように、本発明の構成では、Ｐ型シリコン基板
１の中に比較的不純物濃度の低い第１のＮ型拡散層９，
１０が形成され、第１のＮ型拡散層９の内部のトンネル
酸化シリコン基板下のみに、Ｎ型拡散層９よりも不純物
濃度の高い第２のＮ型拡散層１１が形成され、第１のＮ
型拡散層９，１０にはさまれたチャネル領域上の酸化シ
リコン膜４及び、第２のＮ型拡散層１１上のトンネリン
グ媒体となる酸化シリコン膜４上にポリシリコン膜より
なるフローティングゲート電極６が形成され、フローテ
・イングゲート電極６上に酸化シリコン膜７を介して、
ポリシリコン膜よりなるコントロールゲート電極８が形
成された構造となっている。

次に、この構造を得る半導体記憶装置の製造方法を説明
する。

まず、Ｐ型シリコン基板１上に、通常の選択拡散技術に
より、第１のＮ型拡散層９．１０を形成する。本実施例
では不純物濃度は５ｘｌＯ”ｃｍ−３程度となるように
コントロールした。その後、酸化シリコン膜４を通常の
熱酸化法により形成する。酸化シリコン膜４の厚さは、
基板からのトンネリングが起こらないように厚くする必
要があり、本実施例では約５００Ａとした。

次に、第１のＮ型拡散層９の上の酸化シリコン膜４の所
定の部分のみを周知のフォトエツチング技術で開孔する
。その後、この間孔部分にリンイオンを注入し、第２の
Ｎ型拡散層を形成する。本実施例では、不純物濃度がＩ
　Ｘ　１０”ｃｒｒｒ３程度と高濃度となるように注入
条件をコントロールした。

その後、この間孔部分にトンネリング媒体となりつる薄
い酸化シリコン膜５をシリコン基板の酸化により形成し
た。トンネリング効果を有効に利用するには、酸化シリ
コン膜の厚さは５０〜１５０Ａ程度に薄（する必要があ
り、本実施例では１００八とした。

次に酸化シリコン膜４，５上にリンをドープした（３　
Ｘ　１０”Ｃｍ　’程度）ポリシリコン膜からなるフロ
ーティングゲート電極６を形成する。本実施例では、ポ
リシリコン膜の膜厚は５０００Ａとした。

次いで、通常の熱酸化法により、酸化シリコン膜７をフ
ローティングゲート電極６上で約５００Ａとなるように
形成する。その後、リンドープしたく約３　Ｘ　１０２
０ｃ　ｍ−３）ポリシリコン膜を気相成長法により約４
０００Ａ形成させ、次いでフォトエツチング技術により
ポリシリコン膜からなるコントロール電極８を形成し、
第１図に示すような本発明の構造の半導体記憶装置を作
製することができる。

発明の詳細 な説明したところから明らかなように、本発明の半導体
記憶装置によれば、チャネル端に接するドレイン領域を
比較的不純物濃度の薄い拡散層とし、トンネル絶縁膜下
のみの領域を不純物濃度の高い拡散層とするため、ドレ
イン耐圧の低下を防止することが可能となると同時に、
容易にトンネリング注入効率を高めることが可能となり
、フローティングゲート型の半導体記憶装置の書き込み
消去特性の向上に太き（寄与する。

【図面の簡単な説明】

第１図は本発明の一実施例半導体記憶装置の断面図、第
２図は従来のフローティングゲート型半導体記憶装置の
断面図である。 １・・・・・・Ｐ型シリコン基板、２，３・・・・・・
ドレイン、ソース、４・・・・・・酸化シリコン膜、５
・・・・・・トンネル酸化膜、６・・・・・・フローテ
ィングゲート電極、７・・・・・・酸化シリコン膜、８
・・・・・・コントロール電極、９，１０・・・・・・
第１のＮ型拡散層、１１・・・・・・９より高濃度のＮ
型拡散層。 代理人の氏名　弁理士　粟野重孝　はか１名／−Ｆ堅シ
ソゴン羞１反 ４、７一−−酸イｂシリコン県 ５−−一トンオリレ酸イヒ侯 ≦−７０−テイングゲート電」翫 ８−−−コントロール電、ヤＥ ９、ＩＯ′−′ＩＰ、ｆのＮｔ＄蚊層 ／／−９より高４し笑カＮ凱求牧牧１ 第１図 第２図 θ

Claims (1)

【特許請求の範囲】
1. （１）一導電型半導体基板中に互いに離れて設けらソー
   ス領域及びドレイン領域にはさまれたチャネル領域上に
   ゲート絶縁膜を備え、前記ドレイン領域上の一部分にト
   ンネリング媒体となりうる絶縁膜を備え、前記ゲート絶
   縁膜及びトンネリング絶縁膜の両絶縁膜上にフローティ
   ングゲート電極を備え、前記フローティングゲート電極
   上に絶縁膜を介してコントロールゲート電極を備えた半
   導体記憶装置において、前記ドレイン領域が、前記チャ
   ネル領域の端部に直接接する第１の領域と、前記トンネ
   リング絶縁膜下にあって前記第１の領域よりも不純物濃
   度の高い第２の領域とを有していることを特徴とする半
   導体記憶装置。