JPH02177561A - 半導体不揮発性メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体不揮発性メモリおよびその製造方法に
係り、特に二層構造のゲート電極を有する電気的消去・
再書込み可能な読出し専用メモリ（以下、ＥＥＦＲＯＭ
と略記する）におけるセルトランジスタに対する電圧設
定手段およびフィールド反転防止用のイオン注入による
不純物領域を形成する一連のプロセスに関する。

（従来の技術） 電気的消去が可能な従来のＥＥＦＲＯＭセルには、浮遊
ゲート電極と制御ゲート電極との二層ポリシリコンゲー
ト電極構造を有するものと、さらに、消去ゲート電極を
有する三層ポリシリコンゲート電極構造を有するものと
がある。

第３図（ａ）は、二層ゲート電極構造を有するＥＥＦＲ
ＯＭセルの平面パターンを示しており、列１ｌｌ（ビッ
ト線）方向に沿うＢ−Ｂ線および行線（ワード線）方向
に沿うＣ−Ｃ線の断面構造をそれぞれ第３図（ｂ）およ
び（Ｃ）に示している。

即ち、例えばＰ型の半導体基板３０の表面に素子分離領
域３１が形成され、素子領域にＮ十不純物領域からなる
ソース領域３２およびドレイン領域３３が形成され、こ
のソース領域３２とドレイン領域３３との間のチャネル
領域上に第１のゲート絶縁膜３４が形成され、この第１
のゲート絶縁膜３４上に電気的に浮遊状態にある浮遊ゲ
ート電極３５が形成され、この浮遊ゲート電極３５に第
２のゲート絶縁１ｌｉ３６を介して制御ゲート電極３７
が行方向に形成されている。さらに、これらの上に層間
絶縁１１３８を介してビット線３９（金属配線）が列方
向に形成され、このビット線３９は層間絶縁ＩＩ！１３
８に開孔されたコンタクトホールを通してドレイン領域
３３にコンタクトしている。

このＥＥＦＲＯＭセルは、１個のトランジスタで構成さ
れるので、セル面積が小さく、高集積化に適している。

第７図は、第３図（ａ）乃至（ｃ）に示したＥＥＰＲＯ
Ｍセルが行列状に配列されたメモリセルアレイの等価回
路およびその周辺回路の７部を示しており、Ｔｌ−１−
１〜７　Ｌ−８−３はセルトランジスタ（メモリセル’
）　、７２−１〜７２−３は行線（ワード線）、７３−
１〜７３−２はソース線、７４−１〜７４−３は列線（
ビット線）、７５はロウデコーダ、７６はロウデコーダ
７５の行選択出力および動作モード指定信号に応じてワ
ード線７２−１〜７２−３およびソース線７３−１〜７
３−２の電圧を切換え選択する切換回路、７８はカラム
デコーダ、７９はカラムデコーダ７８のカラム（列）選
択出力に応じてカラム選択を行なうと共に動作モード指
定信号に応じて列線の電圧を切換選択するカラム選択ゲ
ート、８１はカラムデコーダ７８に接続されているセン
スアンプ回路である。

ここで、上記メモリセルアレイにおいては、同一列の隣
り合うセルトランジスタのドレイン相互あるいはソース
相互が共通に形成されて同一列の各セルが直列に接続さ
れており、行方向に隣り合うセル相互は半導体基板内に
形成された素子分離領域により分離されている。そして
、同一列の隣り合うセルのドレイン相互が共通の列線（
ビット線）に接続され、同一行の各セルのソースがソー
ス線に共通に形成されており（本例では隣り合う２行の
各セルのソースが共通に形成されている）、同一行の各
セルの制御ゲート電極が共通に形成されてワード線とな
っている。

次に、第７図の回路における各動作モードについて、第
８図に示す動作モード対セル印加電圧（ゲート電圧ＶＣ
，ドレイン電圧ＶＤ、　　ソース電圧Ｖｓ）の関係を参
照しながら、ワード線７２−２およびソース線７３−１
および列線７４−２の１組に接続されているメモリセル
フ１−２−２に注目して説明する。

−括消去する場合は、全てのソース線７３−１〜７３−
２を解放状態に設定し、全てのワード線７２−１〜７２
−３を接地電位に設定し、全ての列線７４−１〜７４−
３を２０ｖ（消去電圧Ｖ　ｐｐ）に設定する。これによ
り、メモリセルのドレイン領域３３と制御ゲート電極３
７との間に高電圧がかかり、浮遊ゲート電極３５中の電
子が第１ゲート絶縁膜３４のトンネル電流を利用してド
レイン領域３３へ引き抜かれて消去状態になる。つまり
、メモリセルの制御ゲート電極３７から見た閾値電圧が
低下し、ややデプレッション習となり、オン（“１”）
状態になる。

なお、消去電圧ｖｐｐは、外部から供給される電圧Ｖｅ
ｘを内部で昇圧した電圧である。

消去後に“０”状態へ書込む際は、消去された全てのメ
モリセルのうちの任意の選択メモリセルの浮遊ゲート電
極３５にホットエレクトロンを注入する。この場合、全
てのソース線７３−１〜７３−２を接地電位に設定し、
選択されたワード線７２−２を１２．５ＶＣ外部供給電
圧Ｖ　ｅｘ）に設定し、非選択のワード線を接地電位に
設定し、選択された列線７４−２を１０ｖ（電圧Ｖｄ１
）ｌ’：設定し、非選択の列線を接地電位に設定する。

これにより、選択メモリセルのドレイン・ソース間に高
電界をかけ、基板／ゲート絶縁膜（酸化シリコン膜）陣
！！３．　１ｅＶを越えるような高い電圧を発生させて
選択メモリセルの浮遊ゲート電極３５に注入する。従っ
て、“０°状態への書込み後には、選択メモリセルの制
御ゲート電極３７から見た閾値電圧が上昇し、オフ（“
０”）状態になる。なお、電圧Ｖｄｌは、外部供給電圧
Ｖｅｘを内部で降圧した電圧である。

また、“１”状態への書込みは、全てのソース線７３−
１〜１３−２を接地電位に設定し、全てのワード線７２
−１〜７２−３を接地電位に設定し、全ての列線７４−
１〜７４−３を接地電位に設定する。この場合、メモリ
セルに電子の移動はなく、メモリセルの状態は変わらな
い。

また、読出し時には、全てのソース線７３−１〜７３−
２を接地電位に設定し、選択されたワード線７２−１を
５Ｖ（電源電圧Ｖ　ｃｃ）に設定し、非選択のワード線
を接地電位に設定し、選択されるメモセルフ１−２−２
のドレインに接続されている列線７４−２を３ｖ（Ｖ　
ｄ２）に設定し、非選択の列線を接地電位に設定する。

なお、電圧Ｖｄ２は、外部供給電圧Ｖｅｘを内部で降圧
した電圧である。

このように、選択メモリセルに読出し電圧が印加される
ことにより、選択メモリセルのデータの内容（“０”ま
たは′１″）が列線に読出され、センスアンプ回路８１
により検知・増幅声れて出力されるようになる。

なお、上記したＥＥＦＲＯＭセルの消去に際して過消去
が生じると、消去後のセルトランジスタの閾値電圧ＶＴ
Ｒが負になり、この後の読出し時に誤選択状態になって
誤読出しが起きるおそれがある。即ち、過消去により浮
遊ゲート電極３５に過剰の正電荷が蓄積−した場合、浮
遊ゲート電極３５下のチャネルが反転してデイプレッシ
ョン型となってしまう。そこで、この読出し時の誤選択
状態を防止するために、消去時の電子引き抜き条件を最
適化することにより、消去後のセルトランジスタの閾値
電圧ＶＴＩ＋を正に確保するようにしている。

また、消去効率を上げるためには、浮遊ゲート電極３５
とドレイン領域３３（またはソース領域）との間の第１
ゲート酸化ｌｌ１３４の膜厚を一部薄くし、この部分を
利用して引き抜く必要がある。

一方、第９図（ａ）は、三層ゲート電極構造を有するＥ
ＥＰＲＯＭセルの平面パターンを示しており、列線方向
に沿うＢ−Ｂ線および行線方向に沿うｃ−ｃｍの断面構
造をそれぞれ第９図（ｂ）および（Ｃ）に示している。

ここで、９０は半導体基板、９２はソース領域、９３は
ドレイン領域、９４は第１のゲート絶縁膜、９５は浮遊
ゲート電極、９６は第２のゲート絶縁膜、９７は制御ゲ
ート電極、９８は層間絶縁膜、９９はビット線である。

また、浮遊ゲート電極９５の一部にトンネル絶縁膜を介
して対向するように消去ゲート電極１ＯＯが形成されて
いる。

この第９図（ａ）乃至（ｃ）に示したＥＥＦＲＯＭセル
は、消去に際して、消去ゲート電極１００に昇圧電圧を
印加するものであるが、前記したような過消去によって
消去後のセルトランジスタの閾値電圧ＶＴ１１が負にな
っても誤読出しが起きないように、チャネル領域の長さ
方向の一部に対して浮遊ゲート電極９５がないオフセッ
ト領域１０１を設け、このオフセット領域１０１でゲー
ト絶縁１１１９５を介してチャネル領域に制御ゲート電
極９７を対向させておくことにより選択トランジスタ部
を形成している。即ち、過消去により浮遊ゲート電極９
５下のチャネルが反転しても制御ゲート電極９７下のチ
ャネルは反転しないので、誤読出しを防止することがで
きる。

しかし、このＥＥＦＲＯＭセルは、実質２個のトランジ
スタで構成されるので、セル面積が太き（なる。

ところで、第３図（ａ）乃至（Ｃ）に示したような高集
積化に適した二層ゲート電極構造を有するＥＥＦＲＯＭ
セルは、メモリの大容量化が例えば５１２にビット程度
まで進んでくると、消去に際して、各セルに同一の引き
抜き電圧を印加して一括して消去しても、セルによって
消去の程度が大きくばらつくようになる。このばらつき
は、浮遊ゲート電極３５からの電子を引き抜く時に第１
のゲート絶縁膜３４にかかる電界が各セルで異なり、こ
れは浮遊ゲート電極３５の形状制御性に原因している。

しかし、この浮遊ゲート電極３５の形状の制御はプロセ
ス的に限界に近くなっており、その向上は困難である。

このような各セルの消去特性の大きなばらつきにより過
消去が生じて消去後のセルトランジスタの閾値電圧ＶＴ
Ｒが負になると、この後の読出し時に、セルのゲート電
圧ＶＣがＯｖでもチャネルが誤ってオンになってしまう
。即ち、読出し時には、選択メモリセルと同一列線に接
続されているが非選択のワード線に接続されている非選
択のメモリセルが、過消去により浮遊ゲート電極に過剰
の正電荷が蓄積した場合、浮遊ゲート電極下のチャネル
が反転してデイプレッション型となり、選択メモリセル
が書込み状態（オフ状態、“０”）であっても消去状！
Ｂ（オン状態、“１”）と判断されてしまうことがある
。

いま、第７図に示したメモリセルアレイにおいて、過消
去によりセルフ１−１−２が誤ってオンになったとする
。すると、読出し時に、セルフ１−１−２と同一列の隣
のセルフ１−２−２がアドレス入力によって選択された
場合、この選択されたセルフ１−２−２は、例えばオフ
状態であったとしても、上記誤ってオンになったセルフ
１−１−２のドレイン電流！ｄによって誤読出しが起き
てしまう。

即ち、第３図（ａ）乃至（Ｃ）に示した。二層ゲート電
極構造を有するＥＥＦＲＯＭセルは、読出し時の誤選択
防止を消去時の電子引き抜き条件の、最適化のみに頼っ
ているので、浮遊ゲート電極の形状制御性の限界により
各セルの消去特性の大きなばらつきが生じた場合に対応
できなくなり、誤読出しが起きてしまう。

一方、従来、上記したような第３図（ａ）乃至（ｃ）ま
たは第９図（ａ）乃至（ｃ）に示したＥＥＰＲＯＭセル
のアレイを有するＥＥＦＲＯＭの製造に際しては、高耐
圧系の素子能動領域（例えばＮチャネル型のセルトラン
ジスタ）間の素子分離領域を、局所酸化法によるフィー
ルド酸化膜３１により形成している。この場合、素子分
離のためのフォトリソグラフィ工程により素子能動領域
／索子分離領域を区分するためのパターニングを行なっ
た後に、イオン注入マスクを用いてフィールド反転防止
用のイオン注入を行ってＰ十領域４０を形成し、その後
にフィールド酸化を行なってフィールド酸化ｌｌ！１Ｉ
３１を形成している。この場合、上記フィールド反転防
止用のイオン（例えばボロン）注入は、イオン種が偏析
係数の小さいボロンであることによるフィールド酸化膜
３１へのボロン吸い込みを考慮し、しかも、選択列のセ
ルのドレイン領域（前記したように書込み時にＩＯＶ程
度の電圧が印加される）と隣の非選択列のセルのドレイ
ン領域（前記したように書込み時に接地電位に設定され
る）との間のフィールドリークｆ８滝を無視し得る程度
に抑制しようとして、１．５×１０　Ｎ／　ｃ−以上の
高いドーズ量を必要としている。

また、上記フィールド酸化の前には、フィールド酸化時
の酸化誘起欠陥対策として９５０℃以上の高温アニール
を実施している。

従って、上記フィールド反転防止用の高ドーズ量での注
入イオンは、フィールド酸化前の高温アニールとフィー
ルド酸化時とでかなりの熱履歴を持つことになり、上記
フィールド酸化前の高温アニールでの熱処理が注入イオ
ンの拡散を加速し、フィールド酸化時の熱処理により注
入イオンを基板中に拡散している。

しかし、このような熱履歴により、フィ−ルド反転防止
用の高ドーズ量で注入されたイオン種が基板中を横方向
に拡散してしまい、最悪の場合にＰ十領域４０が上記素
子能動領域のＮ◆不純物領域のドレイン領域３３あるい
はソース領域３２１；接触するまで拡散してしまい、ド
レイン領域３３に前記したように２０Ｖ程度の昇圧電圧
が印加される消去時にドレイン領域３３とＰ÷領域４０
との間の耐圧が低下してしまう。

（発明が解決しようとする課題） 上記したように従来の二層ゲート電極構造を有するＥＥ
ＰＲＯＭセルを用いたＥＥＦＲＯＭは、読出し時の誤選
択防止を消去時の電子引き抜き条件の最適化のみに頼っ
ているので、浮遊ゲート電極の形状制御性の限界により
各セルの消去特性のばらつきが生じた場合に対応できな
くなり、誤読出しが起きてしまうという問題がある。

また、上記したように従来のＥＥＰＲＯＭの製造方法は
、素子能動領域間の素子分離用のフィールド酸化膜を形
成する際、フィールド反転防止用の高ドーズ量でイオン
注入により形成されたＰ÷領領域、フィールド酸化前の
高温アニールとフィールド酸化時とでかなりの熱履歴を
持つことになるので、イオン種が基板中を横方向に拡散
してしまい、最悪の場合に素子能動領域と接触してしま
い、素子能動領域に昇圧電圧が印加される動作時に上記
Ｐ◆領領域の間の耐圧が低下してしまうという問題があ
る。

本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、消去時の電子引き抜き条件を最適化しても過
消去が生じて消去後の閾値電圧が負になったセルトラン
ジスタに対しても、この後の読出し時の誤選択を防止で
き、誤読出しを防止し得る半導体不揮発性メモリを提供
することにある。

また、本発明は、素子能動領域間の素子分離用のフィー
ルド酸化膜およびフィールド反転防止用のイオン注入に
よる不純物領域を形成する一連のプロセスに際して、フ
ィールド反転防止用のイオン注入による不純物領域が熱
履歴を持つことを極力避けることが可能となり、注入イ
オン種の横方向拡散を極力抑制でき、しかも、イオン注
入のドーズ量を低下させることが可能になり、素子能動
領域と上記不純物領域との間の耐圧マージンを向上でき
、素子能動領域に昇圧電圧が印加される消去時の回路動
作を支障なく行ない得る半導体不揮発性メモリの製造方
法を提供することを目的とする。

［発明の構成］ （課題を解決するための手段） 本発明の半導体不揮発性メモリは、半導体基板表面に形
成されたソース領域およびドレイン領域と、このソース
領域とドレイン領域との間のチャネル領域上に形成され
た第１のゲート絶縁膜と、この第１のゲート絶縁膜上に
形成された電気的に浮遊状態の浮遊ゲート電極と、この
浮遊ゲート電極上に第２のゲート絶縁膜を介して形成さ
れた制御ゲート電極とを有するメモリセルトランジスタ
が行列状に配列され、同一列の隣り合うセルのドレイン
領域相互またはソース領域相互が共通に形成されて同一
列の各セルが直列に接続され、行方向に隣り合うセル相
互は半導体基板内に形成された素子分離領域により分離
されており、同一列の隣り合うセルのドレイン領域相互
が列線に共通に接続され、同一行の各セルのソースがソ
ース線に共通に接続され、同一行の各セルの制御ゲート
電極が共通に形成されて行線となっているセルアレイを
有する半導体不揮発性メモリにおいて、読出し時に、前
記全てのセルに対して前記ソース線または列線のうちで
通常低いバイアス電圧が与えられる方に正の電圧を設定
する電圧設定手段を具備することを特徴とする。

また、本発明の半導体不揮発性メモリの製造方法は、シ
リコン基板を熱酸化して酸化膜を形成し、この酸化膜上
に窒化膜を堆積し、この窒化膜上に素子能動領域／素子
分離領域を区分するための第１のレジストパターンをフ
ォトリソグラフィ工程により形成し、上記第１のレジス
トパターンをマスクとして上記窒化膜および酸化膜をエ
ツチングし、上記第１のレジストパターンを除去し、次
に前記基板を熱酸化してフィールド酸化膜を形成し、上
記窒化膜を除去し、この後、フォトリソグラフィ工程に
より前記上記フィールド酸化膜の一部を露出させた第２
のレジストパターンを基板上に形成し、上記第２のレジ
ストパターンをマスクとして上記フィールド酸化膜の露
出部下の基板にフィールド反転防止用のイオン注入を行
ってフィールド反転防止用の不純物領域を形成し、上記
第２のレジストパターンを除去する工程を具備すること
を特徴とする。

（作用） 上記半導体不揮発性メモリにおいては、読出し時に、全
てのセルに対して、前記ソース線または列線のうちで通
常低いバイアス電圧が与えられる方（例えばソース線）
に正の電圧を設定するので、全てのセルに対して恰もバ
ックゲートバイアス効果をかけたのと同等になる。従っ
て、消去時の電子引き抜き条件を最適化しても過消去が
生じて消去後の閾値電圧が負になったセルトランジスタ
に対しても、その閾値電圧を読出し時には実質的に正の
値に移行させて救済することができ、読出し時の誤選択
を防止でき、誤読出しを防止できる。

また、上記半導体不揮発性メモリの製造方法は、素子能
動領域間の素子分離用のフィールド酸化膜およびフィー
ルド反転防止用のイオン注入による不純物領域を形成す
る一連のプロセスに際して、フィールド酸化後にフィー
ルド酸化膜を通してフィールド反転防止用のイオン注入
を行って不純物領域を形成するので、注入イオンが熱履
歴を持つことを極力避ける（少なくともフィールド酸化
前の高温アニールとフィールド酸゛化時の熱処理を全く
受けなくなる）ことが可能となり、注入イオン種の横方
向拡散を極力抑制でき、しかも、イオン注入のドーズ量
を低下させることが可能になり、素子能動領域と上記不
純物領域との間の耐圧マージンを向上でき、素子能動領
域に昇圧電圧が印加される消去時の回路動作を支障なく
行なうことが可能となる。

（実施例） 以下、図面を参照して本発明の実施例を詳細に説明する
。

第１図は、ＥＥＦＲＯＭセルの７レイを有する半導体集
積回路（ＥＥＦＲＯＭ集積回路、ＥＥＰＲＯＭ混載ロジ
ック集積回路などで、以下、ＥＥＦＲＯＭと記す）にお
けるメモリセルアレイの等価回路およびその周辺回路の
一部を示しており、第２図は、第１図の回路における各
動作モードの動作モード対セル印加電圧の関係を示して
いる。

上記セルアレイは、例えば第３図（ａ）乃至（Ｃ）を参
照して前述したようなメモリセルトランジスタが、第７
図に示したように行列状に配列されて形成されたもので
ある。

即ち、このＥＥＦＲＯＭは、従来例で説明したものと同
様のセルトランジスタおよびセルアレイを有するが、読
出しモード時のセルトランジスタに対する電圧設定が従
来と異なり、それに対応して、例えばＶ　ｃｃｔ源電圧
電圧抵抗分割回路などにより降圧して所定の正の電圧（
例えば２Ｖ）を生成する電圧供給回路１が設けられて切
換回路７６およびカラム選択ゲート７９にそれぞれ接続
され、前記３ｖの供給が省略されている点、切換回路７
６およびカラム選択ゲート７９は読出しモード時に電圧
供給回路１の出力電圧を利用している点が従来と異なり
、その他は従来と同じであるので同一符号を付してその
説明を省略する。

次に、ｍ２図の回路における読出し動作モードについて
、ワード線７２−２およびソース線７３−１および列線
７４−２の１組に接続されているメモリセルフ１−２−
２に注目して説明する。読出し時には、選択されたワー
ド線７２−２は例えば５Ｖ（Ｖｃｃｔ源電圧）に設定し
、非選択のワード線は、接地電位に設定し、全てのソー
ス線７３−１〜７３−２は、２ｖに設定する。さらに、
選択されるメモリセルフ１−２−２のドレインに接続さ
れている列線７４−２は、５Ｖ（Ｖｃｃ電源電圧）に設
定し、非選択の列線は２ｖに設定する。

このように、選択メモリセルに読出し電圧が印加される
ことにより、選択メモリセルのデータの内容（“０”ま
たは“１“）が列線に読出され、センスアンプ回路８１
により検知・増幅されて出力されるようになる。

なお、上記ＥＥＦＲＯＭにおける一括消去は、従来と同
様に、全てのソース線７３−１〜７３−２を解放状態に
設定し、全てのワード線７２−１〜７２−３を接地電位
に設定し、全ての列線７４−１〜７４−３を２０Ｖ（消
去電圧Ｖ　ｐｐ）に設定する。これにより、メモリセル
のドレイン領域３３と制御ゲート電極３７との間に高電
圧がかかり、浮遊ゲート電極３５中の電子が第１ゲート
絶縁膜３４のトンネル電流を利用してドレイン領域３３
へ引き抜かれて消去状態になる。つまり、メモリセルの
制御ゲート電極３７から見た閾値電圧が低下し、ややデ
プレッシジン型となり、オン（“１”）状態になる。

消去後に“０”状態へ書込む際は、消去された全てのメ
モリセルのうちの任意の選択メモリセルの浮遊ゲート電
極３５にホットエレクトロンを注入する。この場合、全
てのソース線７３−１〜７３−２を接地電位に設定し、
選択されたワード線７２−２を１２．５Ｖ（外部供給電
圧Ｖｅｘ）に設定し、非選択のワード線を接地電位に設
定し、選択された列線１４−２を１０ｖ（電圧Ｖｄ１）
ニ設定し、非選択の列線を接地電位に設定する。これに
より、選択メモリセルのドレイン・ソース間に高電界を
かけ、基板／ゲート絶縁膜（酸化シリコン膜）障壁３．
１ｅＶを越えるような高い電圧を発生させて選択メモリ
セルの浮遊ゲート電極３５に注入する。従って、“０°
状態への書込み後には、選択メモリセルの制御ゲート電
極３７から見た閾値電圧が上昇し、オフ（“０”）状態
になる。

また、“１°状態への書込みは、全てのソース線７３−
１〜１３−２を接地電位に設定し、全てのワード線７２
−１〜１２−３を接地電位に設定し、全ての列線７４−
１〜７４−３を接地電位に設定する。この場合、メモリ
セルに電子の移動はなく、メモリセルの状態は変わらな
い。

上記した本発明のＥＥＦＲＯＭにおいては、読出し時に
、全てのセルに対して、前記ソース線または列線のうち
で通常低いバイアス電圧が与えられる方（本例ではソー
ス線）に正の電圧（本例では２Ｖ）を設定し、この正の
電圧分だけ選択列のセルには従来のドレイン電圧（３ｖ
）より大きなドレイン電圧（本例では５Ｖ）を印加して
必要なドレイン・ソース間電圧を確保するので、全ての
セルに対して恰もバックゲートバイアス効果をかけたの
と同等になる。従って、過消去により消去後の閾値電圧
ＶＴＩ＋が負になったセルトランジスタに対しても、そ
の閾値電圧ＶＴ）Ｉを読出し時には実質的に正の値に移
行させて救済することができ、読出し時の誤選択を防止
でき、誤読出しを防止できる。。

以下、任意のセルが過消去により閾値電圧ＶＴＩ（が負
になった場合の本発明による誤読出し防止の救済実力を
説明する。第４図は、セルの制御ゲートに与える電圧Ｖ
Ｃとセルのドレイン電流Ｉｄのルート値Ｆ口との関係（
但し、ソース電圧Ｖｓ−２，ＯＶ、　　ドレイン電圧Ｖ
ｄ−５，ＯＶ、２Ｘ板電圧ＶＢ−ＯＶ）を示している。

このＶＣ−Ｊ］−正特性において、点線で図示する特性
は過消去によりセルの閾値電圧ＶＴＩＩが負になった様
子を示しており、実線で図示する特性は、本発明により
読出し時に上記セルの閾値電圧ＶＴＩ＋を実質的に正の
値に移行させて救済した様子を示している。上記特性に
おいて、過消去によりセルの閾値電圧ＶＴ１１は外挿法
で見れば約−１，６ｖになっており、このセルはゲート
電圧ｖｃ−ｏｖの時にドレイン電流！ｄが１００μＡ以
上も流れるので、このままでは、第７図を参照して前述
したように、この後の読出し時に、セルのデー１１圧Ｖ
ＣがＯｖでもチャネルが誤ってオンになってしまい、こ
の誤ってオンになったセルと同一列の隣のセルがアドレ
ス入力によって選択された場合、この選択されたセルが
例えばオフ状態であったとしても、上記誤ってオンにな
ったセルのドレイン電流１ｄによって誤読出しが起きる
。

これに対して、本発明では、読出し時に、全てのセルに
対して、ソースに２ｖを印加し、選択列のセルのドレイ
ンに５ｖを印加してドレイン・ソース間電圧ＶＤＳを３
ｖ確保するだけで、全てのセルに対して恰もバックゲー
トバイアス効果をかけたのと同等になり、閾値電圧ＶＴ
１１として正の値（本例では０．７Ｖ）を得ることがで
き、ゲート電圧ＶＧ−ＯＶの時のドレイン電流１ｄが流
れなくなることが分かる。従って、読出し時の選択セル
がオフ状態である場合、このセルの同一列の他の非選択
のセルは、過消去により閾値電圧ＶＴ）Ｉが仮に負にな
ったものさえもオフになるので、正規の１つの番地のセ
ルを確実に選択してデータを正しく読出すことが可能に
なる。

なお、上記実施例では、読出し時の選択セルのドレイン
に５ｖをかけているが、もし、この５ｖがリード書リテ
ンション（Ｒｅａｄ−ｒｅｔｅｎｔｉｏｎＨ読出し時に
浮遊ゲート電極３５から電子がドレイン領域３３に抜け
てしまう現象）を気にしなければならないようなら、本
発明によるセルの閾値電圧ＶＴＲを正の値に移行させて
救済する効果が得られる範囲で、ソース電位Ｖｓを下げ
てもよいし、あるいは、１セルのドレイン電流１ｄはセ
ンスアンプ８１の感度が許す限り低くできるので、ドレ
イン嗜ソース間電圧ＶＤＳを３Ｖ以下にしてもよい。こ
のドレイン・ソース間電圧ＶＤＳを下げることは、読出
し時にセルの浮遊ゲート電極３５にホットエレクトロン
が注入されてしまうようなソフト・ライトの防止対策と
しても有効である。

また、消去時の引き抜き電圧としては、消去効率を上げ
るためには、浮遊ゲート電極３５とドレイン領域３３ま
たはソース領域３２との間の第１ゲート酸化膜３４の膜
厚を一部薄くしてこの部分を利用して引き抜けばよい。

次に、本発明のＥＥＰＲＯＭの製造方法の一実施例とし
て、二層ポリシリコン構造を有するＥＥＦＲＯＭを製造
する方法について、ワード線方向に沿う断面構造を示す
第５図（ａ）乃至（ｆ）を参照しながら説明する。

先ず、第５図（ａ）に示すように、例えばｐ型のシリコ
ン基板５０の表面の全面を約１０００人熱酸化して酸化
１＋５１を形成し、その後、連続的に不純物がドープさ
れていない真性ポリシリコン１１！Ｉ５２および窒化ｐ
ｔｋ５３を堆積する。ここで、酸化膜５１は基板表面を
保護し、またポリシリコン膜５２は応力の大きな窒化膜
５３の緩和層として作用する。

次に、通常のフォトリソグラフィ工程により、第５図（
ｂ）に示すように、窒化膜５３上に素子能動領域／素子
分離領域を区分するための第１のレジストパターン５４
を形成し、第１のレジストパターン５４をマスクとして
素子能動領域以外の上記窒化膜およびポリシリコン膜お
よび酸化膜を異方性エツチング装置によってエツチング
除去する。そして、第１のレジストパターン５４を除去
した後、フィールド酸化時の酸化誘起欠陥対策として９
５０℃以上の高温アニールを行う。

引き続き、水素燃焼酸化により基板を熱酸化することに
より、第５図（Ｃ）に示すように、約８５００人のフィ
ールド酸化膜５５を形成する。その後、ＮＨ４Ｆ液によ
り、窒化膜５３上に付いている極薄の酸化膜を除去する
。

次に、第５図（ｄ）に示すように、窒化膜５３および酸
化膜に対する選択比の大きな等方性エツチング装置によ
って窒化膜５３をエツチング除去する。次に、再び酸化
し、ＮＨ４Ｆ液によりエツチング除去し、クリーンなシ
リコン基板表面を露出させる。

この後、基板上に極薄の酸化膜を成長させ、通常のフォ
トリソグラフィ工程により、第５図（ｅ）に示すように
、フィールド酸化膜５５の一部を露出させた第２のレジ
ストパターン５６を基板上に形成する。

次に、第２のレジストパターン５６をマスクとして、フ
ィールド酸化膜５５の露出部を通してその下の基板にフ
ィールド反転防止用のイオン（例えばボロンＢ＋）注入
を行ってフィールド反転防止用の高濃度不純物領域（Ｐ
÷領領域５７を形成する。次いで、第２のレジストパタ
ーン５７を除去し、熱処理（９５０℃、Ｎ２雰囲気での
アニル）を行なう。これは、イオン注入による基板のダ
メージを回復するために行なう。

この後、通常のプロセスにより、第５図（ｆ）に示すよ
うに、二層ポリシリコンゲート電極（浮遊ゲート電極５
８、制御ゲート電極５９）構造を有する不揮発性メモリ
セルトランジスタを形成する。ここで、６０は第１のゲ
ート絶縁膜、６１は第２のゲート絶縁膜、６２は層間絶
縁膜、６３はビット線である。

゛上記半導体不揮発性メモリの製造方法によれば、素子
能動領域間の素子分離用のフィールド酸化膜５５および
フィールド反転防止用のイオン注入によるＰ十領域５７
を形成する一連のプロセスに際して、フィールド酸化後
にフィールド酸化膜５５を通してフィールド反転防止用
のイオン注入を行なってＰ◆領域５７を形成するので、
注入イオン種が熱履歴を持つことを極力避ける（少なく
ともフィールド酸化前の高温アニールとフィールド酸化
時の熱処理を全く受けなくなる）ことが可能となり、注
入イオン種の横方向拡散を極力抑制でき、素子能動領域
とＰ十領域５７との間の耐圧マージンを向上でき、素子
能動領域に昇圧電圧が印加される消去時の回路動作を支
障なく行なうことが可能となる。

しかも、上記半導体不揮発性メモリの製造方法によれば
、イオン注入のドーズ量を低下させることが可能になる
ことを、以下、シミュレーションを用いて説明する。第
６図中の実線は、第５図（ｅ）までのプロセスが終了し
た後にフィールド酸化膜５５をエツチングした場合の、
その下の基板の深さ方向における不純物濃度のプロファ
イルを示しており、対比のために従来の場合の不純物濃
度のプロファイルを点線で示している。この場合、上記
実施例では、イオン注入直後のプロジェクション・レン
ジＲｐを従来通□り得るために高い加速電圧２４０Ｋｅ
Ｖ　（従来は６０ＫｅＶ）を用いている。しかし、上記
実施例では、イオン注入のドーズ量が５．０ＸＩＯ”　
／ｃｍ２　（従来の１．５Ｘ１０１４／ｃｍ２の１／３
）でも、従来よりも濃い表面濃度Ｃｓ　　（４，７ｘｌ
Ｏ’　７／ｃｍ３）を得ることが可能になった。この基
板の表面濃度Ｃｓが濃いと、それだけフィールド反転電
圧を高くできることを意味する。従来の表面濃度Ｃｓは
３．６Ｘ１０”　／ｃｍ３であるノテ、このことから、
従来の製造方法は、約１／、３のドーズ量に相当する分
がフィールド酸化時の偏析によりフィールド酸化膜に吸
収されていることがわかる。

なお、上記のような高い加速電圧でのイオン注入が困難
な場合には、フィールド酸化膜形成後の工程（例えばセ
ルのゲート酸化膜のエツチング工程）でフィールド酸化
膜の膜厚が適当に減った後で、しかも、９５０℃以上の
熱工程が後で行なわれる工程でイオン注入を行えば、加
速電圧を下げると共にドーズ量を下げることができる。

この９５０℃以上の熱工程は、イオン注入による基板の
ダメージを回復するために必要であるが、最終工程まで
にあればよい。

なお、本発明の製造方法は、第９図（ａ）乃至（Ｃ）に
示したような三層ポリシリコンゲート構造を有するＥＥ
ＰＲＯＭの製造、さらには、窒化膜を酸化防止マスクと
して使用して素子分離を行なう半導体集積回路全般の製
造に適用しても、上記実施例と同様な効果が得られる。

［発明の効果］ 上述したように本発明の半導体不揮発性メモリによれば
、高集積化につれて浮遊ゲート電極の形状制御性の限界
により各セルの消去特性に大きなばらつきが生じたなど
の場合に、消去時の電子引き抜き条件を最適化しても過
消去が生じて消去後の閾値電圧が負になったセルトラン
ジスタに対しても、この後の読出し時の誤選択を防止で
き、誤読出しを防止できるので、−括消去型の高集積Ｅ
ＥＦＲＯＭなどに適用して極めて有効である。

また、本発明の半導体不揮発性メモリの製造方法によれ
ば、素子能動領域間の素子分離用のフィールド酸化膜お
よびフィールド反転防止用のイオン注入による不純物領
域を形成する一連のプロセスに際して、フィールド反転
防止用のイオン注入による不純物領域が熱履歴を持つこ
とを極力避けることが可能となり、注入イオン種の横方
向拡散を極力抑制でき、しかも、イオン注入のドーズ量
を低下させることが可能になり、素子能動領域と上記不
純物領域との間の耐圧マージンを向上でき、素子能動領
域に昇圧電圧が印加される消去時の回路動作を支障なく
行なうことができる。

【図面の簡単な説明】

第１図は本発明の半導体不揮発性メモリの一実施例にお
けるセルセルアレイの等価回路およびその周辺回路の一
部を示す回路図、第２図１１第１図の回路の各動作モー
、ドとセル印加電圧との関係を示す図、第３図（ａ）は
第１図のセルアレイに用いられるセルトランジスタの平
面パターンを示す図、第３図（ｂ）および第３図（ｃ）
はそれぞれ同図（ａ）中のＢ−Ｂ線およびＣ−Ｃ線に沿
う断面図、第４図は本発明による誤読出し防止の救済実
力を説明するためにセルの制御ゲートに与える電圧ＶＣ
とセルのドレイン電流１ｄのルート値Ｊ！ｄとの関係を
示すＶＣ−ｖ’７ｉＴ特性図、第５図（ａ）乃至（ｆ）
は本発明の半導体不揮発性メモリの製造方法の一実施例
を示すワード線方向に沿う断面図、第６図は第５図（ａ
）乃至（ｅ）に示した方法により得られたフィールド酸
化膜下の基板の深さ方向における不純物濃度のプロファ
イルを示す図、第７図は従来の半導体不揮発性メモリに
おけるセルセルアレイの等価回路およびその周辺回路の
一部を示す回路図、第８図は第７図の回路の各動作モー
ドとセル印加電圧との関係を示す図、第９図（ａ）は従
来の三層ポリシリコン電極構造を有する半導体不揮発性
メモリにおけるセルアレイに用いられるセルトランジス
タの平面パターンを示す図、第９図（ｂ）および第９図
（ｃ）はそれぞれ同図（ａ）中のＢ−Ｂ線およびｃ−ｃ
線に沿う断面図である。 １・・・・・・電圧供給回路、３０．５０・・・・・・
半導体基板、３１．５５・・・・・・フィールド酸化膜
、３２・・・・・・ソース領域（Ｎ十領域）、３３・・
・・・・ドレイン領域（Ｎ◆領領域、３４．６０・・・
・・・第１のゲート絶縁膜、３５．５８・・・・・・浮
遊ゲート電極、３７．５９・・・・・・制御ゲート電極
、３６．６１・・・・・・第２のゲート絶縁膜、３８．
６２・・・・・・層間絶縁膜、３９，６３・・・・・・
ビット線、５７・・・・・・高濃度不純物領域（ｐ◆領
領域　、７１−１−１〜７１−１−３・・・・・・メモ
リセル、７２−１〜７２−３・・・・・・ワード線、７
３−１〜７３−２・・・・・・ソース線、７４−１〜７
４−３・・・・・・列線、７５・・・・・・ロウデコ７
ダ、７６・・・・・・切換回路、７８・・・・・・カラ
ムデコーダ、７９・・・・・・カラム選択ゲート、８１
・・・・・・センスアンプ回路。 第１図 第　２　区 第５ 図 第 図 第 図

Claims (3)

【特許請求の範囲】
1. （１）半導体基板表面に形成されたソース領域およびド
   レイン領域と、このソース領域とドレイン領域との間の
   チャネル領域上に形成された第１のゲート絶縁膜と、こ
   の第１のゲート絶縁膜上に形成された電気的に浮遊状態
   の浮遊ゲート電極と、この浮遊ゲート電極上に第２のゲ
   ート絶縁膜を介して形成された制御ゲート電極とを有す
   るメモリセルトランジスタが行列状に配列され、同一列
   の隣り合うセルのドレイン領域相互またはソース領域相
   互が共通に形成されて同一列の各セルが直列に接続され
   、行方向に隣り合うセル相互は半導体基板内に形成され
   た素子分離領域により分離されており、同一列の隣り合
   うセルのドレイン領域相互が列線に共通に接続され、同
   一行の各セルのソースがソース線に共通に接続され、同
   一行の各セルの制御ゲート電極が共通に形成されて行線
   となっているセルアレイを有する半導体不揮発性メモリ
   において、 読出し時に、前記全てのセルに対して前記ソース線また
   は列線のうちで通常低いバイアス電圧が与えられる方に
   正の電圧を設定する電圧設定手段を具備することを特徴
   とする半導体不揮発性メモリ。
2. （２）請求項１記載の半導体不揮発性メモリにおいて、
   前記第１のゲート絶縁膜のうち前記ドレイン領域または
   ソース領域に対向する一部が残りの部分よりも薄く形成
   されていることを特徴とする半導体不揮発性メモリ。
3. （３）シリコン基板を熱酸化して酸化膜を形成し、この
   酸化膜上に窒化膜を堆積する工程と、前記窒化膜上に素
   子能動領域／素子分離領域を区分するための第１のレジ
   ストパターンをフォトリソグラフィ工程により形成し、
   前記第１のレジストパターンをマスクとして前記窒化膜
   および酸化膜をエッチングした後、前記第１のレジスト
   パターンを除去する工程と、 次に、前記基板を熱酸化してフィールド酸化膜を形成し
   た後、前記窒化膜を除去する工程と、この後、フォトリ
   ソグラフィ工程により前記フィールド酸化膜の一部を露
   出させた第２のレジストパターンを基板上に形成し、前
   記第２のレジストパターンをマスクとして前記フィール
   ド酸化膜の露出部下の基板にフィールド反転防止用のイ
   オン注入を行なってフィールド反転防止用の不純物領域
   を形成し、前記第２のレジストパターンを除去する工程
   と を具備することを特徴とする半導体不揮発性メモリの製
   造方法。