JPH03216894A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH03216894A JPH03216894A JP2011558A JP1155890A JPH03216894A JP H03216894 A JPH03216894 A JP H03216894A JP 2011558 A JP2011558 A JP 2011558A JP 1155890 A JP1155890 A JP 1155890A JP H03216894 A JPH03216894 A JP H03216894A
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- Japan
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- memory
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- memory transistor
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- erasing
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- 239000004065 semiconductor Substances 0.000 title claims description 9
- 239000011159 matrix material Substances 0.000 claims description 3
- 230000007547 defect Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 238000003795 desorption Methods 0.000 description 1
- 230000008029 eradication Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電気的にプログラム可能で、かつ電気的に消去
可能な半導体記憶装置に関し、特にフローティングゲー
ト構造を持つＥＥＰＲＯＭの消去に関するものである． 〔従来の技術〕 従来から、電気的にプログラム可能で、かつ電気的に消
去可能なＥ Ｅ Ｆ Ｒ Ｏ Ｍ （Ｅｌｅｃｔｒｉｃ
ａｌｌｙ４ｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ
ＲＯＭ） として１バイトごとに書換え可能なものが
あったが、近年、全バイト一括消去形ＥＥＦＲＯＭ （
以後、フラッシュＥＥＦＲＯＭと呼ぶ）が出現した．こ
のフラッシュＥＥＰＲＯＭのメモリセルについては、種
々の構造が学会等で発表されているが、ここでは本発明
の理解を容易にするため、次の２つのタイプについて説
明する。
可能な半導体記憶装置に関し、特にフローティングゲー
ト構造を持つＥＥＰＲＯＭの消去に関するものである． 〔従来の技術〕 従来から、電気的にプログラム可能で、かつ電気的に消
去可能なＥ Ｅ Ｆ Ｒ Ｏ Ｍ （Ｅｌｅｃｔｒｉｃ
ａｌｌｙ４ｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ
ＲＯＭ） として１バイトごとに書換え可能なものが
あったが、近年、全バイト一括消去形ＥＥＦＲＯＭ （
以後、フラッシュＥＥＦＲＯＭと呼ぶ）が出現した．こ
のフラッシュＥＥＰＲＯＭのメモリセルについては、種
々の構造が学会等で発表されているが、ここでは本発明
の理解を容易にするため、次の２つのタイプについて説
明する。
第２図（ａ）は例えばアイ エス エス シー シダイ
ジェスト オブ テクニカル へイバーズ（ＩＳＳＣＣ
ＤＩＧｆ！ＳＴ ＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡＰ
ＥＲＳ） ｐ．７６＋Ｆｅｂ． １９８７に示されたも
のであり、そのメモリトランジスタＱのフローテイング
ゲート１１に電子を蓄積するかどうかにより、メモリ情
報“′０”または“ｌ”に対応させるようになっている
．また書込み及び消去時の印加電圧の組合せは同図に示
す通りで、書込みは紫外線消去形ＥＰＲＯＭと同じ原理
であり、つまりドレイン近傍での高電圧によるホットエ
レクトロンをコントロールゲート１２の高電圧によりフ
ローティングゲート１ｌに注入させる．消去はトンネル
現象を利用し、ドレイン１３の高電圧により、フローテ
ィングゲート１１からドレイン方向へ電子を逃がす。
ジェスト オブ テクニカル へイバーズ（ＩＳＳＣＣ
ＤＩＧｆ！ＳＴ ＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡＰ
ＥＲＳ） ｐ．７６＋Ｆｅｂ． １９８７に示されたも
のであり、そのメモリトランジスタＱのフローテイング
ゲート１１に電子を蓄積するかどうかにより、メモリ情
報“′０”または“ｌ”に対応させるようになっている
．また書込み及び消去時の印加電圧の組合せは同図に示
す通りで、書込みは紫外線消去形ＥＰＲＯＭと同じ原理
であり、つまりドレイン近傍での高電圧によるホットエ
レクトロンをコントロールゲート１２の高電圧によりフ
ローティングゲート１ｌに注入させる．消去はトンネル
現象を利用し、ドレイン１３の高電圧により、フローテ
ィングゲート１１からドレイン方向へ電子を逃がす。
この場合、過消去という現象，つまりドレインｌ３の高
電圧により電子が必要以上に逃げ、フローティングゲー
ト１１がプラス側に帯電する状態になる現象があるが、
第２図（ａ）のメモリセル構造ではフローティングゲー
ト１１はメモリトランジスタＱのチャネル上の一部しか
カバーしていないため、フローティングゲート１１がプ
ラスに帯電しても、コントロールゲート１２の電圧がＧ
ＮＤレヘルであればドレイン１３とソース１０は導通し
ない。
電圧により電子が必要以上に逃げ、フローティングゲー
ト１１がプラス側に帯電する状態になる現象があるが、
第２図（ａ）のメモリセル構造ではフローティングゲー
ト１１はメモリトランジスタＱのチャネル上の一部しか
カバーしていないため、フローティングゲート１１がプ
ラスに帯電しても、コントロールゲート１２の電圧がＧ
ＮＤレヘルであればドレイン１３とソース１０は導通し
ない。
ただし、第２図（ａ）のメモリセル構造の欠点はフロー
ティングゲート１１及びコントロールゲートｌ２の製造
上、マスク合わせ精度の制限から、どうしでもメモリセ
ルサイズが大きくなるということである． 次に第２図（ｂ）に示すアイ イー ディー エムテク
ニカル ダイジェスト（ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ
Ｄｉｇｅｓｔ ） ｐ．５６０． １９８７に記載の
メモリセル構造であるが、これは上述の第２図（ａ）の
メモリ構造におけるサイズが大きくなるという欠点を改
善したものであり、紫外線消去形ＥＰＲＯＭと同一構造
を持っており、コントロールゲート１２とフローティン
グゲート１１がセルファラインで作られている。
ティングゲート１１及びコントロールゲートｌ２の製造
上、マスク合わせ精度の制限から、どうしでもメモリセ
ルサイズが大きくなるということである． 次に第２図（ｂ）に示すアイ イー ディー エムテク
ニカル ダイジェスト（ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ
Ｄｉｇｅｓｔ ） ｐ．５６０． １９８７に記載の
メモリセル構造であるが、これは上述の第２図（ａ）の
メモリ構造におけるサイズが大きくなるという欠点を改
善したものであり、紫外線消去形ＥＰＲＯＭと同一構造
を持っており、コントロールゲート１２とフローティン
グゲート１１がセルファラインで作られている。
ところが、このメモリセル構造の場合、メモリセルサイ
ズが小さくできる長所を持つが、上述の過消去の問題が
発生することになる．これをもう少し詳しく説明する。
ズが小さくできる長所を持つが、上述の過消去の問題が
発生することになる．これをもう少し詳しく説明する。
第３図（萄はメモリトランジスタＱのコントロールゲー
ト電圧とドレイン電流の■。−■。特性を示すものであ
る．初期特性はグラフＡであり、書込みによりフローテ
ィングゲートｌ１の電子に対応ずる分のしきい値増加に
よりグラフＢの特性となる。
ト電圧とドレイン電流の■。−■。特性を示すものであ
る．初期特性はグラフＡであり、書込みによりフローテ
ィングゲートｌ１の電子に対応ずる分のしきい値増加に
よりグラフＢの特性となる。
次に消去であるが、本来ならフローティングゲート１１
から電子が逃げてグラフ八の初期値に戻ることが望まし
いが、消去特性のバラッキにより過度に消去されるメモ
リトランジスタが出てくる．その特性を示すのがグラフ
Ｃである．この場合メモリトランジスタがデブレッショ
ンタイプになり、コントロールゲート電圧■。がＧＮＤ
レベルであっても電流が流れる。即ち、ドレイン１３と
ソース１０が導通したままの状態となる。これは書込み
及び読出しにおけるディスターブ不良の原因となる。
から電子が逃げてグラフ八の初期値に戻ることが望まし
いが、消去特性のバラッキにより過度に消去されるメモ
リトランジスタが出てくる．その特性を示すのがグラフ
Ｃである．この場合メモリトランジスタがデブレッショ
ンタイプになり、コントロールゲート電圧■。がＧＮＤ
レベルであっても電流が流れる。即ち、ドレイン１３と
ソース１０が導通したままの状態となる。これは書込み
及び読出しにおけるディスターブ不良の原因となる。
このディテターブ不良を第３図℃）のメモリマトリック
ス回路図を用いて説明する。この回路では、ｍ本のビッ
トラインＢ，〜Ｂ，とｎ本のワードラインＷ，〜Ｗ７に
マトリックス的にメモリトランジスタＱｌ，Ｑ２・・・
が接続されている，ここで、例えばメモリトランジスタ
Ｑ２が過消去になり、デプレッションタイプになったと
する，トランジスタＱ２の共通ビットラインＢｌは常時
、導通状態となり、書込み時にはビットライン高電圧の
電圧ダウンが生じ、そのビットラインＢ１につながるメ
モリトランジスタは書込み不良を起こす。
ス回路図を用いて説明する。この回路では、ｍ本のビッ
トラインＢ，〜Ｂ，とｎ本のワードラインＷ，〜Ｗ７に
マトリックス的にメモリトランジスタＱｌ，Ｑ２・・・
が接続されている，ここで、例えばメモリトランジスタ
Ｑ２が過消去になり、デプレッションタイプになったと
する，トランジスタＱ２の共通ビットラインＢｌは常時
、導通状態となり、書込み時にはビットライン高電圧の
電圧ダウンが生じ、そのビットラインＢ１につながるメ
モリトランジスタは書込み不良を起こす。
また読出し時にはそのビットラインＢ１は導通状態しか
読み出せなくなる． このようにメモリサイズの小型化が図れるセルファライ
ンタイプのフラッシュＥＥＦＲＯＭでは、過消去により
書込みディスターブ及び読出しディスターブ不良が起こ
る可能性があるという問題があった。
読み出せなくなる． このようにメモリサイズの小型化が図れるセルファライ
ンタイプのフラッシュＥＥＦＲＯＭでは、過消去により
書込みディスターブ及び読出しディスターブ不良が起こ
る可能性があるという問題があった。
この発明は上記のような問題点を解消するためになされ
たもので、過消去による読出しディスターブ不良を防止
できる、メモリサイズの小さい半導体記憶装置を得るこ
とを目的とする。
たもので、過消去による読出しディスターブ不良を防止
できる、メモリサイズの小さい半導体記憶装置を得るこ
とを目的とする。
〔課題を解決するための手段〕
この発明に係る半導体記憶装置は、メモリセルを構成す
るメモリトランジスタを、そのコントロールゲートとフ
ローティングゲートとをセルファラインで形成したもの
とし、かつ該メモリトランジスタのソース側にバイアス
発生回路を設け、読出し動作時のみ上記メモリトランジ
スタにソースバイアスが印加されるようにしたものであ
る。
るメモリトランジスタを、そのコントロールゲートとフ
ローティングゲートとをセルファラインで形成したもの
とし、かつ該メモリトランジスタのソース側にバイアス
発生回路を設け、読出し動作時のみ上記メモリトランジ
スタにソースバイアスが印加されるようにしたものであ
る。
この発明においては、メモリトランジスタのソース側に
、読出し動作時のみにソースバイアスを発生するバイア
ス発住回路を設けたから、読み出し時にはメモリトラン
ジスタのソース側に電圧が印加され、過消去によりデプ
レッシジンタイプになったメモリトランジスタが実効的
にエンハンスメントタイプのトランジスタとなり、読出
しディスターブ不良を解消することができる。
、読出し動作時のみにソースバイアスを発生するバイア
ス発住回路を設けたから、読み出し時にはメモリトラン
ジスタのソース側に電圧が印加され、過消去によりデプ
レッシジンタイプになったメモリトランジスタが実効的
にエンハンスメントタイプのトランジスタとなり、読出
しディスターブ不良を解消することができる。
また上記メモリトランジスタのコントロールゲートとフ
ローティングゲートとをセルファラインで形成している
ため、マスク合わせの余裕が不必要でメモリサイズを小
さくできる． 〔実施例〕 以下、この発明の一実施例を図について説明する． 第ｌ図は本発明の一実施例による半導体記憶装置のメモ
リセルを示す回路図であり、図において、Ｂ，〜Ｂ鴎は
ビ・冫トライン、Ｗｌ−Ｗｒｌはワードラインで、これ
らのｍ本のビットライン８１〜Ｂｇ＋とｎ本のワードラ
インＷｌ−Ｗｎはマトリックス的に配置され、それぞれ
の交点にはメモリトランジスタＱ１〜Ｑｎが接続されて
いる。またこれらのメモリトランジスタＱ１〜Ｑｎはそ
のコントロールゲートとフローティングゲートとがセル
ファラインにより形成されており、これらの構成は従来
例と全く同じものである． そして上記メモリトランジスタＱ１〜Ｑｎの共通ソース
１０側には、消去用高電圧回路２と並列接続のソースバ
イアス発生回路３が設けられており、このソースバイア
ス発生回路３は読出し動作時のみソースバイアスを発生
するよう構成されている． 次に動作について説明する。
ローティングゲートとをセルファラインで形成している
ため、マスク合わせの余裕が不必要でメモリサイズを小
さくできる． 〔実施例〕 以下、この発明の一実施例を図について説明する． 第ｌ図は本発明の一実施例による半導体記憶装置のメモ
リセルを示す回路図であり、図において、Ｂ，〜Ｂ鴎は
ビ・冫トライン、Ｗｌ−Ｗｒｌはワードラインで、これ
らのｍ本のビットライン８１〜Ｂｇ＋とｎ本のワードラ
インＷｌ−Ｗｎはマトリックス的に配置され、それぞれ
の交点にはメモリトランジスタＱ１〜Ｑｎが接続されて
いる。またこれらのメモリトランジスタＱ１〜Ｑｎはそ
のコントロールゲートとフローティングゲートとがセル
ファラインにより形成されており、これらの構成は従来
例と全く同じものである． そして上記メモリトランジスタＱ１〜Ｑｎの共通ソース
１０側には、消去用高電圧回路２と並列接続のソースバ
イアス発生回路３が設けられており、このソースバイア
ス発生回路３は読出し動作時のみソースバイアスを発生
するよう構成されている． 次に動作について説明する。
メモリトランジスタＱがセルファラインタイプであるフ
ラッシュＥＥＰＲＯＭでは、消去時一般的に消去用高電
圧回路２によりメモリトランジスタＱのソース１０に高
電圧を印加して消去を行う．この時、トンネル現象が起
こる程度、例えば十数Ｖの電圧が印加されるが、全メモ
リセルの中で最も消去の速いセルのトランジスタが過消
去した時点で、即ちデブレンションタイプになった時点
でそのメモリトランジスタを通してビットラインに電流
が流れ、自動的に消去用高電圧の電圧レベルがダウンし
て消去動作がストツブする．その他のメモリトランジス
タは製造バラッキにより多少変動があるものの、ほぼ全
メモリトランジスタはデブレッションタイプになる直前
の状態になっており、結局、メモリトランジスタのしき
い値の分布は、例えば−０．３Ｖ付近から＋０．５Ｖ付
近にわたる分布となる。
ラッシュＥＥＰＲＯＭでは、消去時一般的に消去用高電
圧回路２によりメモリトランジスタＱのソース１０に高
電圧を印加して消去を行う．この時、トンネル現象が起
こる程度、例えば十数Ｖの電圧が印加されるが、全メモ
リセルの中で最も消去の速いセルのトランジスタが過消
去した時点で、即ちデブレンションタイプになった時点
でそのメモリトランジスタを通してビットラインに電流
が流れ、自動的に消去用高電圧の電圧レベルがダウンし
て消去動作がストツブする．その他のメモリトランジス
タは製造バラッキにより多少変動があるものの、ほぼ全
メモリトランジスタはデブレッションタイプになる直前
の状態になっており、結局、メモリトランジスタのしき
い値の分布は、例えば−０．３Ｖ付近から＋０．５Ｖ付
近にわたる分布となる。
次に読出動作について説明する．
メモリトランジスタのソース１０側に上述の消去用高電
圧回路２と並列してソースバイアス発生回路３が接続さ
れているので、読出し時には、ソースバイアス発生回路
３がバイアス電圧を発生し、上記メモリトランジスタＱ
はそのソース側のバイアス電圧により実効的にバンクゲ
ートバイアスが印加された状態になる．つまりメモリト
ランジスタの実効的しきい値が上昇する。ここでソース
バイアスのバイアス値は上述のデプレッション状態のメ
モリトランジスタのしきい値である−〇．３■がプラス
になるように設定しており、約１〜２■になると考えら
れる． このように本実施例では、メモリトランジスタＱのソー
ス側に、読出し動作時のみソースバイアスを発生するバ
イアス発生回路３を設けたので、読出し時には過消去状
態のメモリトランジスタが実質的にデブレッションタイ
プからエンハンスメントタイプになり、前述の読出しデ
ィスターブ不良が解消されることになる． また上記メモリトランジスタＱのコントロールゲートと
フローティングゲートとをセルファラインで形成してい
るため、マスク合わせの余裕が不必要となり、メモリサ
イズの小型化が可能となる。
圧回路２と並列してソースバイアス発生回路３が接続さ
れているので、読出し時には、ソースバイアス発生回路
３がバイアス電圧を発生し、上記メモリトランジスタＱ
はそのソース側のバイアス電圧により実効的にバンクゲ
ートバイアスが印加された状態になる．つまりメモリト
ランジスタの実効的しきい値が上昇する。ここでソース
バイアスのバイアス値は上述のデプレッション状態のメ
モリトランジスタのしきい値である−〇．３■がプラス
になるように設定しており、約１〜２■になると考えら
れる． このように本実施例では、メモリトランジスタＱのソー
ス側に、読出し動作時のみソースバイアスを発生するバ
イアス発生回路３を設けたので、読出し時には過消去状
態のメモリトランジスタが実質的にデブレッションタイ
プからエンハンスメントタイプになり、前述の読出しデ
ィスターブ不良が解消されることになる． また上記メモリトランジスタＱのコントロールゲートと
フローティングゲートとをセルファラインで形成してい
るため、マスク合わせの余裕が不必要となり、メモリサ
イズの小型化が可能となる。
なお、この実施例では半導体記憶装置として全メモリセ
ルー括消去形フラッシュＥＥＰＲＯＭについて説明した
が、これはビットラインごとに一括消去可能なフラッシ
ュＥＥＦＲＯＭでもよ《、この場合は、メモリトランジ
スタのソース側は１べて共通ではないため、ビットライ
ンごとに、滓去用高電圧回路及びソースバイアス発生回
路をＲけた構成となるが、上記実施例と同様の効果を潰
する。
ルー括消去形フラッシュＥＥＰＲＯＭについて説明した
が、これはビットラインごとに一括消去可能なフラッシ
ュＥＥＦＲＯＭでもよ《、この場合は、メモリトランジ
スタのソース側は１べて共通ではないため、ビットライ
ンごとに、滓去用高電圧回路及びソースバイアス発生回
路をＲけた構成となるが、上記実施例と同様の効果を潰
する。
また、上記実施例では、消去時ソース側を高１圧にした
が、これはドレイン側を高電圧にして消去するようにし
てもよい。ただしその場合でも上記ソースバイアス発生
回路３は常にソース側とする。
が、これはドレイン側を高電圧にして消去するようにし
てもよい。ただしその場合でも上記ソースバイアス発生
回路３は常にソース側とする。
以上のように、本発明に係る半導体記憶装置によれば、
メモリトランジスタのソース側に読出し時のみソースバ
イアスを発生するバイアス発生回路を設けたので、読出
し時には過消去状態のメモリトランジスタのデプレッシ
ョン側しきい値がエンハンスメント側に変化することと
なり、読出しディスターブ不良を解消できる効果がある
．また上記メモリトランジスタのコントロールゲートと
フローティングゲートとをセルファラインで形成してい
るため、マスク合わせの余裕が不必要となりメモリサイ
ズを小型化することができる効果もある。
メモリトランジスタのソース側に読出し時のみソースバ
イアスを発生するバイアス発生回路を設けたので、読出
し時には過消去状態のメモリトランジスタのデプレッシ
ョン側しきい値がエンハンスメント側に変化することと
なり、読出しディスターブ不良を解消できる効果がある
．また上記メモリトランジスタのコントロールゲートと
フローティングゲートとをセルファラインで形成してい
るため、マスク合わせの余裕が不必要となりメモリサイ
ズを小型化することができる効果もある。
第１図は本発明の一実施例によるソースバイアス発生回
路を設けたフラッシュＥＥＦＲＯＭの回路構成図、第２
図は該フラッシュＥＥＰＲＯＭのメモリセルの断面構造
図、第３図は従来のフラッシュＥＥＰＲＯＭにおける問
題点を説明するための図である。 ２・・・消去用高電圧回路、３・・・ソースバイアス発
生回路、１０・・・ソース、１１・・・フローティング
ゲート、１２・・・コントロールゲート、１３・・・ド
レイン、Ｑ・・・メモリトランジスタ、Ｂ．＝Ｂｍ・・
・ビットライン、Ｗ，〜Ｗｎ・・・ワードライン。 なお図中同一符号は同一又は相当部分を示す。
路を設けたフラッシュＥＥＦＲＯＭの回路構成図、第２
図は該フラッシュＥＥＰＲＯＭのメモリセルの断面構造
図、第３図は従来のフラッシュＥＥＰＲＯＭにおける問
題点を説明するための図である。 ２・・・消去用高電圧回路、３・・・ソースバイアス発
生回路、１０・・・ソース、１１・・・フローティング
ゲート、１２・・・コントロールゲート、１３・・・ド
レイン、Ｑ・・・メモリトランジスタ、Ｂ．＝Ｂｍ・・
・ビットライン、Ｗ，〜Ｗｎ・・・ワードライン。 なお図中同一符号は同一又は相当部分を示す。
Claims (1)
- （１）複数のビットラインと複数のワードラインがマト
リックス状に配置され、該両ラインの交点にメモリトラ
ンジスタが接続してある半導体記憶装置において、 上記メモリトランジスタを、そのコントロールゲートと
フローティングゲートとをセルファラインにより形成し
たものとし、 上記メモリトランジスタの共通ソースに、読出し動作時
のみソースバイアスを発生するバイアス発生回路を設け
たことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011558A JPH03216894A (ja) | 1990-01-19 | 1990-01-19 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011558A JPH03216894A (ja) | 1990-01-19 | 1990-01-19 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03216894A true JPH03216894A (ja) | 1991-09-24 |
Family
ID=11781271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011558A Pending JPH03216894A (ja) | 1990-01-19 | 1990-01-19 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03216894A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8385126B2 (en) | 2011-04-06 | 2013-02-26 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02177561A (ja) * | 1988-12-28 | 1990-07-10 | Toshiba Corp | 半導体不揮発性メモリ |
-
1990
- 1990-01-19 JP JP2011558A patent/JPH03216894A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02177561A (ja) * | 1988-12-28 | 1990-07-10 | Toshiba Corp | 半導体不揮発性メモリ |
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| US8649221B2 (en) | 2011-04-06 | 2014-02-11 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| US9025387B2 (en) | 2011-04-06 | 2015-05-05 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| US9472295B2 (en) | 2011-04-06 | 2016-10-18 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| US9691489B2 (en) | 2011-04-06 | 2017-06-27 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device with first and second read operations with different read voltages |
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| US10186321B2 (en) | 2011-04-06 | 2019-01-22 | Toshiba Memory Corporation | Nonvolatile semiconductor memory device |
| US10490286B2 (en) | 2011-04-06 | 2019-11-26 | Toshiba Memory Corporation | Electrically-rewritable nonvolatile semiconductor memory device |
| US10818362B2 (en) | 2011-04-06 | 2020-10-27 | Toshiba Memory Corporation | Nonvolatile semiconductor memory device including a memory cell array and a control circuit applying a reading voltage |
| US11004520B2 (en) | 2011-04-06 | 2021-05-11 | Toshiba Memory Corporation | Nonvolatile semiconductor memory device including a memory cell array and a control circuit applying a reading voltage |
| US11621041B2 (en) | 2011-04-06 | 2023-04-04 | Kioxia Corporation | Nonvolatile semiconductor memory device including a memory cell array and a control circuit applying a reading voltage |
| US11817155B2 (en) | 2011-04-06 | 2023-11-14 | Kioxia Corporation | Nonvolatile semiconductor memory device including a memory cell array and a control circuit applying a reading voltage |
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