JP2641844B2 - Ｅｅｐｒｏｍフラッシュメモリセル、メモリデバイスおよびこれらの製造方法 - Google Patents
Ｅｅｐｒｏｍフラッシュメモリセル、メモリデバイスおよびこれらの製造方法Info
- Publication number
- JP2641844B2 JP2641844B2 JP6165186A JP16518694A JP2641844B2 JP 2641844 B2 JP2641844 B2 JP 2641844B2 JP 6165186 A JP6165186 A JP 6165186A JP 16518694 A JP16518694 A JP 16518694A JP 2641844 B2 JP2641844 B2 JP 2641844B2
- Authority
- JP
- Japan
- Prior art keywords
- forming
- insulating layer
- gate electrode
- flash memory
- floating gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000015654 memory Effects 0.000 title claims description 28
- 238000004519 manufacturing process Methods 0.000 title claims description 24
- 238000000034 method Methods 0.000 claims description 32
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 25
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 22
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 20
- 238000005530 etching Methods 0.000 claims description 18
- 239000012535 impurity Substances 0.000 claims description 15
- 239000004065 semiconductor Substances 0.000 claims description 13
- 150000002500 ions Chemical class 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 10
- 238000011065 in-situ storage Methods 0.000 claims description 7
- 238000001259 photo etching Methods 0.000 claims description 7
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 5
- 230000003647 oxidation Effects 0.000 claims description 2
- 238000007254 oxidation reaction Methods 0.000 claims description 2
- 238000009413 insulation Methods 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 description 6
- 230000005684 electric field Effects 0.000 description 6
- 230000005641 tunneling Effects 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 5
- 239000002784 hot electron Substances 0.000 description 5
- 230000007423 decrease Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 229910001385 heavy metal Inorganic materials 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、トランジスタ１個で構
成されたＥＥＰＲＯＭフラッシュメモリセル、これらか
ら成るメモリデバイス、およびこれらを製造する方法に
関する。
成されたＥＥＰＲＯＭフラッシュメモリセル、これらか
ら成るメモリデバイス、およびこれらを製造する方法に
関する。
【０００２】
【従来の技術】半導体メモリには、揮発性メモリである
ＤＲＡＭ（ダイナミック ランダム アクセス メモ
リ）、ＳＲＡＭ（スタティック ＲＡＭ）、非揮発性メ
モリであるマスクＲＯＭ（リード オンリー メモリ）、
ＰＲＯＭ（プログラマブル ＲＯＭ）、ＥＰＲＯＭ（イ
レイザブル ＰＲＯＭ）、ＥＥＰＲＯＭ（エレクトリカ
リー ＥＰＲＯＭ）等があるが、メモリセル１個当り１
個のトランジスタを有するＥＥＰＲＯＭである、いわゆ
るフラッシュメモリ等が現在開発、使用されている。
ＤＲＡＭ（ダイナミック ランダム アクセス メモ
リ）、ＳＲＡＭ（スタティック ＲＡＭ）、非揮発性メ
モリであるマスクＲＯＭ（リード オンリー メモリ）、
ＰＲＯＭ（プログラマブル ＲＯＭ）、ＥＰＲＯＭ（イ
レイザブル ＰＲＯＭ）、ＥＥＰＲＯＭ（エレクトリカ
リー ＥＰＲＯＭ）等があるが、メモリセル１個当り１
個のトランジスタを有するＥＥＰＲＯＭである、いわゆ
るフラッシュメモリ等が現在開発、使用されている。
【０００３】図５（Ａ）は、従来のＥＥＰＲＯＭフラッ
シュメモリデバイスの一例のレイアウト図、（Ｂ）は
（Ａ）のＢ−Ｂ線断面図、（Ｃ）は（Ａ）のＣ−Ｃ線断
面図である。
シュメモリデバイスの一例のレイアウト図、（Ｂ）は
（Ａ）のＢ−Ｂ線断面図、（Ｃ）は（Ａ）のＣ−Ｃ線断
面図である。
【０００４】このフラッシュメモリは、図５（Ａ）〜
（Ｃ）に示すように、ソース１２、ドレイン１１、ゲー
ト１３から構成された通常の電界効果トランジスタＦＥ
Ｔの、チャネルとゲート（コントロールゲートと称され
る）１３との間に、フローティングゲート１４を挿入
し、このフローティングゲート１４に電子を注入または
移動することによりプログラムが与えられる。
（Ｃ）に示すように、ソース１２、ドレイン１１、ゲー
ト１３から構成された通常の電界効果トランジスタＦＥ
Ｔの、チャネルとゲート（コントロールゲートと称され
る）１３との間に、フローティングゲート１４を挿入
し、このフローティングゲート１４に電子を注入または
移動することによりプログラムが与えられる。
【０００５】（Ｂ）、（Ｃ）において、１５、１６、１
７は絶縁層である。
７は絶縁層である。
【０００６】フローティングゲート１４は、図５（Ａ）
のレイアウトでは、斜線部分で示され、セル毎に１個ず
つ独立的に形成されているが、コントロールゲート１３
は連続的に長く、多数のセルのゲートが連結されて構成
されている。
のレイアウトでは、斜線部分で示され、セル毎に１個ず
つ独立的に形成されているが、コントロールゲート１３
は連続的に長く、多数のセルのゲートが連結されて構成
されている。
【０００７】このフラッシュメモリにプログラムする
（書き込む）際、すなわち、フローティングゲート１４
に電荷を注入する場合には、ドレイン１１とコントロー
ルゲート１３に加わる電圧を調整して動作させる。
（書き込む）際、すなわち、フローティングゲート１４
に電荷を注入する場合には、ドレイン１１とコントロー
ルゲート１３に加わる電圧を調整して動作させる。
【０００８】記録する場合は、例えば、ドレイン１１に
７〜８Ｖの正電圧を加え、コントロールゲート１３に１
２〜１３Ｖの正電圧を加えて、ソース／ドレイン間のチ
ャネルにホットエレクトロンを発生させ、この電子がコ
ントロールゲート１３に加えられた電圧により電界に導
かれ、ゲート絶縁層を通過（トンネル）してフローティ
ングゲート１４に注入されて、記録される。
７〜８Ｖの正電圧を加え、コントロールゲート１３に１
２〜１３Ｖの正電圧を加えて、ソース／ドレイン間のチ
ャネルにホットエレクトロンを発生させ、この電子がコ
ントロールゲート１３に加えられた電圧により電界に導
かれ、ゲート絶縁層を通過（トンネル）してフローティ
ングゲート１４に注入されて、記録される。
【０００９】このようにして、フローティングゲート１
４は負電荷に充電され、このトランジスタのしきい値電
圧が高くなり、通常のコントロールゲート電圧ではター
ンオンさせられないので、通常の動作では常にオフ状態
になる。
４は負電荷に充電され、このトランジスタのしきい値電
圧が高くなり、通常のコントロールゲート電圧ではター
ンオンさせられないので、通常の動作では常にオフ状態
になる。
【００１０】このようにプログラムされたセルのデータ
を消去するには、コントロールゲート１３と基板とを接
地し、ドレイン電極をフローティングしながら、ソース
電極に１３〜１５Ｖの正電圧を印加して、フローティン
グゲート１４からソースへ電子がトンネル（Fowler Nor
dheim tunneling）してフローティングゲート１４に存
在した負電荷がなくなるので、トランジスタのしきい値
電圧が低くなり、プログラムされたデータが消去され
る。
を消去するには、コントロールゲート１３と基板とを接
地し、ドレイン電極をフローティングしながら、ソース
電極に１３〜１５Ｖの正電圧を印加して、フローティン
グゲート１４からソースへ電子がトンネル（Fowler Nor
dheim tunneling）してフローティングゲート１４に存
在した負電荷がなくなるので、トランジスタのしきい値
電圧が低くなり、プログラムされたデータが消去され
る。
【００１１】このようなフラッシュメモリに関する技術
は、1989年10月に刊行されたアイイー イー イー(ＩＥ
ＥＥ) ジャーナルの「ソリッド ステイト サーキット」
24巻 ナンバー５の1259〜1263頁に発表されたブイ キネ
ット(V．Kynett)他による「ア 90-ns ワン ミリオン イ
レイス プログラム サイクル １メガビット フラッシュ
メモリ(A 90-ns One-Million Erase/Program Cycle 1-
Mbit Flash Memory)」に発表され、また、1991年のブイ
エル エス アイ(ＶＬＳＩ)技術会議で、エイチ クメ
(H．Kume)他によって発表され、ダイジェスト オブ テ
クニカル ペイパーズ(Digest of Technical Papers)の7
7〜78頁に発表された「ア 3142um2フラッシュ モリ セ
ル テクノロジー コンフォーマブル トゥ ア セクタ イ
レイス(A 3142um2 Flash Memory Cell Technology Conf
ormable to a Sector Erase)」にも記載されており、ま
た、同じく75〜76頁にエヌ コダマ(N．Kodama)他により
発表された「ア ５Ｖ 16メガビット フラッシュ ＥＥＰ
ＲＯＭセル ユージング ハイリー リライアブル ライト
/イレイス テクノロジー(A 5V 16 Mbit FlashEEPROM Ce
ll Using Highly Reliable Write/Erase Technologie
s)」にも発表されている。
は、1989年10月に刊行されたアイイー イー イー(ＩＥ
ＥＥ) ジャーナルの「ソリッド ステイト サーキット」
24巻 ナンバー５の1259〜1263頁に発表されたブイ キネ
ット(V．Kynett)他による「ア 90-ns ワン ミリオン イ
レイス プログラム サイクル １メガビット フラッシュ
メモリ(A 90-ns One-Million Erase/Program Cycle 1-
Mbit Flash Memory)」に発表され、また、1991年のブイ
エル エス アイ(ＶＬＳＩ)技術会議で、エイチ クメ
(H．Kume)他によって発表され、ダイジェスト オブ テ
クニカル ペイパーズ(Digest of Technical Papers)の7
7〜78頁に発表された「ア 3142um2フラッシュ モリ セ
ル テクノロジー コンフォーマブル トゥ ア セクタ イ
レイス(A 3142um2 Flash Memory Cell Technology Conf
ormable to a Sector Erase)」にも記載されており、ま
た、同じく75〜76頁にエヌ コダマ(N．Kodama)他により
発表された「ア ５Ｖ 16メガビット フラッシュ ＥＥＰ
ＲＯＭセル ユージング ハイリー リライアブル ライト
/イレイス テクノロジー(A 5V 16 Mbit FlashEEPROM Ce
ll Using Highly Reliable Write/Erase Technologie
s)」にも発表されている。
【００１２】
【発明が解決しようとする課題】上記従来の技術では、
プログラムされたデータを消去するとき、ソース１２で
ジャンクション ブレークダウンが発生しやすい。
プログラムされたデータを消去するとき、ソース１２で
ジャンクション ブレークダウンが発生しやすい。
【００１３】そこで、これを防止するために、図５
（Ｃ）に示すように、ソース１２を高濃度不純物領域
（Ｎ+）と低濃度不純物領域（Ｎ-）との二重に形成し、
段階的ジャンクションを形成して、ソース電極のジャン
クション ブレークダウン電圧を高めている。
（Ｃ）に示すように、ソース１２を高濃度不純物領域
（Ｎ+）と低濃度不純物領域（Ｎ-）との二重に形成し、
段階的ジャンクションを形成して、ソース電極のジャン
クション ブレークダウン電圧を高めている。
【００１４】このようなジャンクション構造を有するソ
ースに関する技術は、米国特許Ｎｏ．4，698,787号（19
87年10月６日）に開示されている。
ースに関する技術は、米国特許Ｎｏ．4，698,787号（19
87年10月６日）に開示されている。
【００１５】また、このようなジャンクション破壊問題
を解決するため、米国特許Ｎｏ．5，077，691（1991年1
2月31日）では、ソースに５Ｖ（Ｖｃｃ）を加え、コン
トロールゲートに−１１〜−１３Ｖ程度の負電圧を加
え、プログラムされたセルのデータを消去する技術が開
示されている。
を解決するため、米国特許Ｎｏ．5，077，691（1991年1
2月31日）では、ソースに５Ｖ（Ｖｃｃ）を加え、コン
トロールゲートに−１１〜−１３Ｖ程度の負電圧を加
え、プログラムされたセルのデータを消去する技術が開
示されている。
【００１６】以上説明した従来技術では、セルに記録さ
れたデ−タを消去する場合、コントロールゲートに比べ
てソース電極に極めて高い電圧を印加するので、ソース
に深い空乏層領域が発生し、ここで電子−ホールの対が
発生する。この際、発生したホールは空乏層において電
界によりエネルギーを受けてホットホールとなり、これ
らのホットホールは、ゲート絶縁層に注入され、そこで
捕獲される。その結果、消去時のトンネル電流が増加
し、したがって、過消去が起こる。さらに、これらのホ
ットホールのため、しきい値電圧の変動が極端に増大さ
れる場合がある。このような問題点に関しては、アイ
イー イー イー エレクトロン デバイス レターズ(ＩＥ
ＥＥ Electron Device Letters)，10巻 ナンバー３ 117
〜119頁 1989年３月のエス ハダッド(S．Haddad)他によ
る「デグラデーション デュー トゥホール トラッピン
グ イン フラッシュ メモリ セルズ(Degradations due
to Hole Trapping in Flash Memory Cells)」に記載さ
れている。
れたデ−タを消去する場合、コントロールゲートに比べ
てソース電極に極めて高い電圧を印加するので、ソース
に深い空乏層領域が発生し、ここで電子−ホールの対が
発生する。この際、発生したホールは空乏層において電
界によりエネルギーを受けてホットホールとなり、これ
らのホットホールは、ゲート絶縁層に注入され、そこで
捕獲される。その結果、消去時のトンネル電流が増加
し、したがって、過消去が起こる。さらに、これらのホ
ットホールのため、しきい値電圧の変動が極端に増大さ
れる場合がある。このような問題点に関しては、アイ
イー イー イー エレクトロン デバイス レターズ(ＩＥ
ＥＥ Electron Device Letters)，10巻 ナンバー３ 117
〜119頁 1989年３月のエス ハダッド(S．Haddad)他によ
る「デグラデーション デュー トゥホール トラッピン
グ イン フラッシュ メモリ セルズ(Degradations due
to Hole Trapping in Flash Memory Cells)」に記載さ
れている。
【００１７】また、従来技術では、ゲート酸化膜（図５
（Ｃ）の符号２０参照）の厚さは、プログラム時や消去
時に電子がトンネルできるように、約１００Å程度に保
持しなければならないので、製造工程が煩わしくて生産
性が低かった。フラッシュメモリデバイスの生産性を増
大するため、トンネル酸化膜の質を向上させるための努
力が続いている。例えば、トンネル酸化膜の電子および
正孔の捕獲準位の減少、トンネル酸化膜のチャネルおよ
びソース／ドレイン領域における重金属汚染の低減、エ
ッチングプラズマによるゲートの帯電の抑制等を挙げる
ことができる。しかし、生産性がいまだＤＲＡＭとＳＲ
ＡＭに比べて低く、また、しきい値電圧を増加させるゲ
ートディスタ−プ問題は、ゲート酸化膜が薄い程、より
深刻である。
（Ｃ）の符号２０参照）の厚さは、プログラム時や消去
時に電子がトンネルできるように、約１００Å程度に保
持しなければならないので、製造工程が煩わしくて生産
性が低かった。フラッシュメモリデバイスの生産性を増
大するため、トンネル酸化膜の質を向上させるための努
力が続いている。例えば、トンネル酸化膜の電子および
正孔の捕獲準位の減少、トンネル酸化膜のチャネルおよ
びソース／ドレイン領域における重金属汚染の低減、エ
ッチングプラズマによるゲートの帯電の抑制等を挙げる
ことができる。しかし、生産性がいまだＤＲＡＭとＳＲ
ＡＭに比べて低く、また、しきい値電圧を増加させるゲ
ートディスタ−プ問題は、ゲート酸化膜が薄い程、より
深刻である。
【００１８】本発明の目的は、このような従来の問題点
を解消することができる新規な構造のＥＥＰＲＯＭフラ
ッシュメモリセルを提供し、またこのようなセルから成
るＥＥＰＲＯＭフラッシュメモリデバイスと、これらの
製造方法を提供することにある。
を解消することができる新規な構造のＥＥＰＲＯＭフラ
ッシュメモリセルを提供し、またこのようなセルから成
るＥＥＰＲＯＭフラッシュメモリデバイスと、これらの
製造方法を提供することにある。
【００１９】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明のＥＥＰＲＯＭフラッシュメモリセルは、
ソースおよびドレインが第１の方向に配列され、前記ソ
ースと前記ドレインとの間にフローティングゲート電極
が配置され、前記フローティングゲート電極は、前記ソ
ースと前記ドレインとの間のゲート絶縁層上でチャネル
と対向し、前記フローティングゲート電極上に中間絶縁
層を介してコントロールゲート電極が配置され、前記コ
ントロールゲート電極が、前記第１の方向とほぼ直角の
第２の方向に配列されて構成されるＥＥＰＲＯＭフラッ
シュメモリデバイスにおいて、前記フローティングゲー
ト電極の少なくとも一方に、前記フローティングゲート
電極とトンネル絶縁層を介して少なくとも１個所で互い
に接する消去電極を前記第１の方向に配列して設けたこ
とを特徴とする。
めに、本発明のＥＥＰＲＯＭフラッシュメモリセルは、
ソースおよびドレインが第１の方向に配列され、前記ソ
ースと前記ドレインとの間にフローティングゲート電極
が配置され、前記フローティングゲート電極は、前記ソ
ースと前記ドレインとの間のゲート絶縁層上でチャネル
と対向し、前記フローティングゲート電極上に中間絶縁
層を介してコントロールゲート電極が配置され、前記コ
ントロールゲート電極が、前記第１の方向とほぼ直角の
第２の方向に配列されて構成されるＥＥＰＲＯＭフラッ
シュメモリデバイスにおいて、前記フローティングゲー
ト電極の少なくとも一方に、前記フローティングゲート
電極とトンネル絶縁層を介して少なくとも１個所で互い
に接する消去電極を前記第１の方向に配列して設けたこ
とを特徴とする。
【００２０】また、前記消去電極の両側を、異なる前記
フローティングゲート電極の上に一部重ね合わせて設け
たことを特徴とする。
フローティングゲート電極の上に一部重ね合わせて設け
たことを特徴とする。
【００２１】また、前記ゲート絶縁層がシリコン酸化膜
から成り、前記中間絶縁層がシリコン酸化膜−シリコン
窒化膜−シリコン酸化膜の積層膜から成り、前記トンネ
ル絶縁層は多結晶シリコン層を熱酸化して形成したシリ
コン酸化膜から成ることを特徴とする。
から成り、前記中間絶縁層がシリコン酸化膜−シリコン
窒化膜−シリコン酸化膜の積層膜から成り、前記トンネ
ル絶縁層は多結晶シリコン層を熱酸化して形成したシリ
コン酸化膜から成ることを特徴とする。
【００２２】また、前記トンネル絶縁層の厚さが２００
〜５００Åであることを特徴とする。
〜５００Åであることを特徴とする。
【００２３】また、前記フローティングゲート電極の厚
さが約１０００〜３０００Å、前記コントロールゲート
電極の厚さが約３０００Å程度、前記消去電極の厚さが
約２０００〜４０００Å、前記ゲート絶縁層の厚さが約
１５０〜４００Å、前記中間絶縁層の有効酸化膜の厚さ
が約１５０〜４００Åであることを特徴とする。
さが約１０００〜３０００Å、前記コントロールゲート
電極の厚さが約３０００Å程度、前記消去電極の厚さが
約２０００〜４０００Å、前記ゲート絶縁層の厚さが約
１５０〜４００Å、前記中間絶縁層の有効酸化膜の厚さ
が約１５０〜４００Åであることを特徴とする。
【００２４】また、本発明のＥＥＰＲＯＭフラッシュメ
モリセルの製造方法は、半導体基体上にフィールド領域
と素子領域とを区分して形成した後、ゲート絶縁層を形
成し、その上にストライプ状のフローティングゲート電
極形成用導電層を形成する工程と、その上に中間絶縁層
を形成し、その上にコントロールゲート電極形成用導電
層と上部絶縁層を順次形成する工程と、前記中間絶縁層
をエッチング停止層として、前記上部絶縁層と前記コン
トロールゲート電極形成用導電層とをエッチングし、コ
ントロールゲート電極を形成する工程と、その上に絶縁
層を形成した後、エッチバックして、前記コントロール
ゲート電極の側壁に側壁絶縁層を形成する工程と、前記
コントロールゲート電極上の前記上部絶縁層と前記側壁
絶縁層とをマスクとして、前記フローティングゲート形
成用導電層をエッチングしてフローティングゲート電極
を形成する工程と、所定の不純物を高濃度にイオン注入
した後、前記フローティングゲート電極の露出した部分
にトンネル絶縁層を形成して、前記注入したイオンを拡
散させて高濃度ソースおよびドレイン領域を形成する工
程と、その上に消去電極形成用導電層を形成してフォト
エッチング工程により消去電極を形成する工程とを含ん
で成ることを特徴とする。
モリセルの製造方法は、半導体基体上にフィールド領域
と素子領域とを区分して形成した後、ゲート絶縁層を形
成し、その上にストライプ状のフローティングゲート電
極形成用導電層を形成する工程と、その上に中間絶縁層
を形成し、その上にコントロールゲート電極形成用導電
層と上部絶縁層を順次形成する工程と、前記中間絶縁層
をエッチング停止層として、前記上部絶縁層と前記コン
トロールゲート電極形成用導電層とをエッチングし、コ
ントロールゲート電極を形成する工程と、その上に絶縁
層を形成した後、エッチバックして、前記コントロール
ゲート電極の側壁に側壁絶縁層を形成する工程と、前記
コントロールゲート電極上の前記上部絶縁層と前記側壁
絶縁層とをマスクとして、前記フローティングゲート形
成用導電層をエッチングしてフローティングゲート電極
を形成する工程と、所定の不純物を高濃度にイオン注入
した後、前記フローティングゲート電極の露出した部分
にトンネル絶縁層を形成して、前記注入したイオンを拡
散させて高濃度ソースおよびドレイン領域を形成する工
程と、その上に消去電極形成用導電層を形成してフォト
エッチング工程により消去電極を形成する工程とを含ん
で成ることを特徴とする。
【００２５】また、前記ゲート絶縁層は、シリコン酸化
膜を厚さ約１５０〜４００Åに形成し、前記トンネル絶
縁層は、シリコン酸化膜を厚さ約２００〜５００Åに形
成することを特徴とする。
膜を厚さ約１５０〜４００Åに形成し、前記トンネル絶
縁層は、シリコン酸化膜を厚さ約２００〜５００Åに形
成することを特徴とする。
【００２６】また、前記フローティングゲート電極形成
用導電層は、多結晶シリコン層を厚さ約１０００〜３０
００Å形成して、不純物イオンを注入するか、イン・シ
・テュドーピング法でドーピングして形成することを特
徴とする。
用導電層は、多結晶シリコン層を厚さ約１０００〜３０
００Å形成して、不純物イオンを注入するか、イン・シ
・テュドーピング法でドーピングして形成することを特
徴とする。
【００２７】また、本発明のＥＥＰＲＯＭフラッシュメ
モリデバイスの製造方法は、半導体基体上にフィールド
領域と素子領域とを区分して形成した後、ゲート絶縁層
を形成し、その上に第１の方向に配列された多数のスト
ライプ状のフローティングゲート電極形成用導電層を形
成する工程と、その上に中間絶縁層を形成し、その上に
コントロールゲート電極形成用導電層と上部絶縁層を順
次形成する工程と、前記中間絶縁層をエッチング停止層
として、前記上部絶縁層と前記コントロールゲート電極
形成用導電層とをエッチングし、コントロールゲート電
極を第２の方向に形成する工程と、その上に絶縁層を形
成した後、エッチバックして、前記コントロールゲート
電極の側壁に側壁絶縁層を形成する工程と、前記コント
ロールゲート電極上の前記上部絶縁層と前記側壁絶縁層
とをマスクとして、前記フローティングゲート電極形成
用導電層をエッチングしてフローティングゲート電極を
形成する工程と、所定の不純物を高濃度にイオン注入し
た後、熱酸化工程を行ない、前記フローティングゲート
電極の露出した部分にトンネル絶縁層を形成して、前記
注入したイオンを拡散させて一方が共通、他方が各々の
ソース・ドレイン領域を形成する工程と、消去電極形成
用導電層を形成してフォトエッチング工程により前記フ
ローティングゲート電極と少なくとも１個所で前記トン
ネル絶縁層を介して接する消去電極を形成する工程とを
含んで成ることを特徴とする。
モリデバイスの製造方法は、半導体基体上にフィールド
領域と素子領域とを区分して形成した後、ゲート絶縁層
を形成し、その上に第１の方向に配列された多数のスト
ライプ状のフローティングゲート電極形成用導電層を形
成する工程と、その上に中間絶縁層を形成し、その上に
コントロールゲート電極形成用導電層と上部絶縁層を順
次形成する工程と、前記中間絶縁層をエッチング停止層
として、前記上部絶縁層と前記コントロールゲート電極
形成用導電層とをエッチングし、コントロールゲート電
極を第２の方向に形成する工程と、その上に絶縁層を形
成した後、エッチバックして、前記コントロールゲート
電極の側壁に側壁絶縁層を形成する工程と、前記コント
ロールゲート電極上の前記上部絶縁層と前記側壁絶縁層
とをマスクとして、前記フローティングゲート電極形成
用導電層をエッチングしてフローティングゲート電極を
形成する工程と、所定の不純物を高濃度にイオン注入し
た後、熱酸化工程を行ない、前記フローティングゲート
電極の露出した部分にトンネル絶縁層を形成して、前記
注入したイオンを拡散させて一方が共通、他方が各々の
ソース・ドレイン領域を形成する工程と、消去電極形成
用導電層を形成してフォトエッチング工程により前記フ
ローティングゲート電極と少なくとも１個所で前記トン
ネル絶縁層を介して接する消去電極を形成する工程とを
含んで成ることを特徴とする。
【００２８】また、前記ゲート絶縁層は、シリコン酸化
膜を厚さ約１５０〜４００Åに形成し、前記トンネル絶
縁層は、シリコン酸化膜を厚さ約２００〜５００Åに形
成することを特徴とする。
膜を厚さ約１５０〜４００Åに形成し、前記トンネル絶
縁層は、シリコン酸化膜を厚さ約２００〜５００Åに形
成することを特徴とする。
【００２９】また、前記フローティングゲート電極形成
用導電層は、多結晶シリコン層を厚さ約１０００〜３０
００Åに形成して、不純物イオンを注入するか、イン・
シ・テュドーピング法でドーピングして形成することを
特徴とする。
用導電層は、多結晶シリコン層を厚さ約１０００〜３０
００Åに形成して、不純物イオンを注入するか、イン・
シ・テュドーピング法でドーピングして形成することを
特徴とする。
【００３０】また、前記中間絶縁層はシリコン酸化膜−
シリコン窒化膜−シリコン酸化膜の積層膜で形成し、そ
の有効酸化膜の厚さを約１５０〜４００Åに形成するこ
とを特徴とする。
シリコン窒化膜−シリコン酸化膜の積層膜で形成し、そ
の有効酸化膜の厚さを約１５０〜４００Åに形成するこ
とを特徴とする。
【００３１】また、前記コントロールゲート電極形成用
導電層は、多結晶シリコン層を厚さ約３０００Åに形成
し、不純物イオンを注入するか、イン・シ・テュドーピ
ング法でドーピングして形成することを特徴とする。
導電層は、多結晶シリコン層を厚さ約３０００Åに形成
し、不純物イオンを注入するか、イン・シ・テュドーピ
ング法でドーピングして形成することを特徴とする。
【００３２】さらに、前記消去電極形成用導電層は、多
結晶シリコン層を厚さ２０００〜４０００Åに形成し、
前記コントロールゲート電極のラインと垂直方向に多数
の前記消去電極を形成することを特徴とする。
結晶シリコン層を厚さ２０００〜４０００Åに形成し、
前記コントロールゲート電極のラインと垂直方向に多数
の前記消去電極を形成することを特徴とする。
【００３３】
【作用】本発明は、フローティングゲートから電子をソ
ースへトンネルさせて、プログラムされたセルの情報を
消去するのでなく、フローティングゲートから電子を消
去電極へトンネルさせて消去するという、新規なＥＥＰ
ＲＯＭフラッシュメモリセル構造を提供するものであ
り、これにより、従来の普通のＥＰＲＯＭのように厚い
（１６０〜４６０Å程度の）ゲート酸化膜を使用するこ
とができる。また、フラッシュメモリセルどうしの間
に、コントロールゲート電極（ワードライン）と直交す
る方向に消去電極を配置して、フローティングゲート電
極の少なくとも一方側の（両側に配置されたフローティ
ングゲート電極の両方または一方の）少なくとも１箇所
の所定の部分と絶縁層を介して、互いに接するようにレ
イアウトし、消去時、フローティングゲートからこの絶
縁層を介して電子が消去電極へトンネルするようにし
た。これにより、プログラムされたデータを消去すると
き、従来技術においてソースでジャンクション・ブレー
クダウンが生じる問題を解決することができる。また、
消去動作の間、電子−正孔一対の発生により、ソースの
深い空乏層において電界からエネルギーを受け取ったホ
ットホールがゲート絶縁層に注入され、そこで捕集さ
れ、それによりトンネル電流が顕著に増大し、過消去が
起きる問題を解決することができる。また、上述のホッ
トホールの存在により、しきい値電圧が大きく変動する
問題を解決することができる。さらに、消去がフローテ
ィングゲートから消去ゲートへ電子がトンネルすること
によってなされるので、ゲート酸化膜のための例えば約
１００Å以下の薄いトンネル酸化膜を用いる必要がな
く、製造工程上の煩わしさがなくなり、生産性が向上す
る。
ースへトンネルさせて、プログラムされたセルの情報を
消去するのでなく、フローティングゲートから電子を消
去電極へトンネルさせて消去するという、新規なＥＥＰ
ＲＯＭフラッシュメモリセル構造を提供するものであ
り、これにより、従来の普通のＥＰＲＯＭのように厚い
（１６０〜４６０Å程度の）ゲート酸化膜を使用するこ
とができる。また、フラッシュメモリセルどうしの間
に、コントロールゲート電極（ワードライン）と直交す
る方向に消去電極を配置して、フローティングゲート電
極の少なくとも一方側の（両側に配置されたフローティ
ングゲート電極の両方または一方の）少なくとも１箇所
の所定の部分と絶縁層を介して、互いに接するようにレ
イアウトし、消去時、フローティングゲートからこの絶
縁層を介して電子が消去電極へトンネルするようにし
た。これにより、プログラムされたデータを消去すると
き、従来技術においてソースでジャンクション・ブレー
クダウンが生じる問題を解決することができる。また、
消去動作の間、電子−正孔一対の発生により、ソースの
深い空乏層において電界からエネルギーを受け取ったホ
ットホールがゲート絶縁層に注入され、そこで捕集さ
れ、それによりトンネル電流が顕著に増大し、過消去が
起きる問題を解決することができる。また、上述のホッ
トホールの存在により、しきい値電圧が大きく変動する
問題を解決することができる。さらに、消去がフローテ
ィングゲートから消去ゲートへ電子がトンネルすること
によってなされるので、ゲート酸化膜のための例えば約
１００Å以下の薄いトンネル酸化膜を用いる必要がな
く、製造工程上の煩わしさがなくなり、生産性が向上す
る。
【００３４】
【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。
説明する。
【００３５】図１は、本発明のＥＥＰＲＯＭフラシュメ
モリデバイスのレイアウトを示す平面図、図２（Ａ）は
図１のＡ−Ａ線断面図、図２（Ｂ）は図１のＢ−Ｂ線断
面図、図２（Ｃ）は図１のＣ−Ｃ線断面図である。
モリデバイスのレイアウトを示す平面図、図２（Ａ）は
図１のＡ−Ａ線断面図、図２（Ｂ）は図１のＢ−Ｂ線断
面図、図２（Ｃ）は図１のＣ−Ｃ線断面図である。
【００３６】本実施例のフラッシュメモリセルは、ソー
ス３５とドレイン３６が第１の方向（矢印Ｉで示す）に
多数個配列形成され、ソース３５とドレイン３６との間
にフローティングゲート電極３３が各セルごとに１つず
つ配置され、このフローティングゲート電極３３上にコ
ントロールゲート電極（ワードライン）３７が第２の方
向（矢印IIで示す）に多数個配列される。第２の方向
は、第１の方向とほぼ直角をなす。
ス３５とドレイン３６が第１の方向（矢印Ｉで示す）に
多数個配列形成され、ソース３５とドレイン３６との間
にフローティングゲート電極３３が各セルごとに１つず
つ配置され、このフローティングゲート電極３３上にコ
ントロールゲート電極（ワードライン）３７が第２の方
向（矢印IIで示す）に多数個配列される。第２の方向
は、第１の方向とほぼ直角をなす。
【００３７】各セルのフローティングゲート電極３３間
に、多数個の消去電極３１がフローティングゲート電極
３３に一部（クロスハッチングを付した部分）に重なる
ように第１の方向に配列される。
に、多数個の消去電極３１がフローティングゲート電極
３３に一部（クロスハッチングを付した部分）に重なる
ように第１の方向に配列される。
【００３８】消去電極３１は、フローティングゲート電
極３３の両側３１−１で薄い絶縁層３８を介して出会
い、形成工程時の偏差によりフローティングゲート電極
３３の両側２箇所または左側あるいは右側の１個所で出
会う。
極３３の両側３１−１で薄い絶縁層３８を介して出会
い、形成工程時の偏差によりフローティングゲート電極
３３の両側２箇所または左側あるいは右側の１個所で出
会う。
【００３９】４０は半導体基板、４１はフィールド絶縁
層である。
層である。
【００４０】図３（Ａ）〜（Ｄ）、および図４（Ｅ）、
（Ｆ）は、図１のＥＥＰＲＯＭフラッシュメモリデバイ
スの製造方法の一実施例を示す、図１のＢ−Ｂ線断面の
工程部分断面図である。
（Ｆ）は、図１のＥＥＰＲＯＭフラッシュメモリデバイ
スの製造方法の一実施例を示す、図１のＢ−Ｂ線断面の
工程部分断面図である。
【００４１】まず、図３（Ａ）に示すように、シリコン
等の半導体基板４０上にフィールド絶縁層４１を形成
し、素子領域（またはアクティブ領域とも称される）４
２と区分しする。次に、ゲート絶縁層４３を形成した
後、その上にフローティングゲート電極形成用の導電層
として、多結晶シリコン層４４′を堆積する。次に、多
結晶シリコン層４４′をフォトエッチング工程により一
部を除去して、第１の方向に配列された多数のストライ
プ状のパターンに形成する（図２（Ａ）の符号３３参
照）。
等の半導体基板４０上にフィールド絶縁層４１を形成
し、素子領域（またはアクティブ領域とも称される）４
２と区分しする。次に、ゲート絶縁層４３を形成した
後、その上にフローティングゲート電極形成用の導電層
として、多結晶シリコン層４４′を堆積する。次に、多
結晶シリコン層４４′をフォトエッチング工程により一
部を除去して、第１の方向に配列された多数のストライ
プ状のパターンに形成する（図２（Ａ）の符号３３参
照）。
【００４２】その後、中間絶縁層４５を堆積し、その上
にコントロールゲート電極形成用の導電層として多結晶
シリコン層４６′と上部絶縁層４７′を順次堆積する。
にコントロールゲート電極形成用の導電層として多結晶
シリコン層４６′と上部絶縁層４７′を順次堆積する。
【００４３】この際、フィールド絶縁層４１としてのシ
リコン酸化膜の膜厚は７０００Å程度に成長させ、ゲー
ト絶縁層４３としてのシリコン酸化膜の膜厚は１５０〜
４００Å程度に成長させる。また、フローティングゲー
ト電極形成用の多結晶シリコン層４４′の膜厚は１００
０〜３０００Å堆積し、不純物イオンのイオン注入法ま
たはイン・シ・テュ（Ｉｎ−Ｓｉ−Ｔｕ）ドーピング法
（堆積工程と同時に不純物をドーピングする）でドーピ
ングする。また、中間絶縁層４５としては、通常、シリ
コン酸化膜−シリコン窒化膜−シリコン酸化膜の積層膜
を形成するが、有効酸化膜の厚さは約１５０〜４００Å
程度となるようにする。また、コントロールゲート電極
形成用の多結晶シリコン層４６′の膜厚は３０００Å程
度堆積するが、ドーピング方法はフローティングゲート
電極用多結晶シリコン層のようにすればよい。上部絶縁
層４７としてはＣＶＤ法により形成した酸化膜を３００
０Å程度堆積する。
リコン酸化膜の膜厚は７０００Å程度に成長させ、ゲー
ト絶縁層４３としてのシリコン酸化膜の膜厚は１５０〜
４００Å程度に成長させる。また、フローティングゲー
ト電極形成用の多結晶シリコン層４４′の膜厚は１００
０〜３０００Å堆積し、不純物イオンのイオン注入法ま
たはイン・シ・テュ（Ｉｎ−Ｓｉ−Ｔｕ）ドーピング法
（堆積工程と同時に不純物をドーピングする）でドーピ
ングする。また、中間絶縁層４５としては、通常、シリ
コン酸化膜−シリコン窒化膜−シリコン酸化膜の積層膜
を形成するが、有効酸化膜の厚さは約１５０〜４００Å
程度となるようにする。また、コントロールゲート電極
形成用の多結晶シリコン層４６′の膜厚は３０００Å程
度堆積するが、ドーピング方法はフローティングゲート
電極用多結晶シリコン層のようにすればよい。上部絶縁
層４７としてはＣＶＤ法により形成した酸化膜を３００
０Å程度堆積する。
【００４４】次に、図３（Ｂ）に示すように、フォトエ
ッチング工程により、中間絶縁層４５をエッチング停止
層として、上部絶縁層４７とコントロールゲート電極形
成用多結晶シリコン層４６′をエッチングして、コント
ロールゲート電極４６を第２の方向に形成する。
ッチング工程により、中間絶縁層４５をエッチング停止
層として、上部絶縁層４７とコントロールゲート電極形
成用多結晶シリコン層４６′をエッチングして、コント
ロールゲート電極４６を第２の方向に形成する。
【００４５】その後、膜厚３０００Å程度の酸化層をＣ
ＶＤ法により堆積した後、エッチバックして、図３
（Ｃ）に示すように、コントロールゲート側壁絶縁層４
８を形成する。
ＶＤ法により堆積した後、エッチバックして、図３
（Ｃ）に示すように、コントロールゲート側壁絶縁層４
８を形成する。
【００４６】次に、図３（Ｄ）に示すように、コントロ
ールゲート電極の上部絶縁層４７と側壁絶縁層４８をマ
スクとして、フローティングゲート電極形成用多結晶シ
リコン層４４′をエッチングして、フローティングゲー
ト電極５０を形成する。次いで、高濃度不純物をイオン
注入する（矢印で示す）。
ールゲート電極の上部絶縁層４７と側壁絶縁層４８をマ
スクとして、フローティングゲート電極形成用多結晶シ
リコン層４４′をエッチングして、フローティングゲー
ト電極５０を形成する。次いで、高濃度不純物をイオン
注入する（矢印で示す）。
【００４７】その後、熱酸化工程を実施すると、図４
（Ｅ）に示す状態となる。すなわち、フローティングゲ
ート電極５０の露出された部分５０−１（図３（Ｄ）参
照）に、酸化膜から成るトンネル絶縁層５２を膜厚２０
０〜５００Å程度に成長させる。図３（Ｄ）で注入した
イオンは拡散し、かつ、アニーリングされ、Ｎ+共通ソ
ースライン５３およびソース／ドレイン領域（図２
（Ｃ）の符号３６で示す領域）が形成され、これらの領
域上に厚い酸化層が形成される（膜厚約１０００Å以
下）。ここで、トンネル絶縁層５２は多結晶シリコン層
が熱酸化されて形成されたシリコン酸化膜であって、電
子がよくトンネルできる。
（Ｅ）に示す状態となる。すなわち、フローティングゲ
ート電極５０の露出された部分５０−１（図３（Ｄ）参
照）に、酸化膜から成るトンネル絶縁層５２を膜厚２０
０〜５００Å程度に成長させる。図３（Ｄ）で注入した
イオンは拡散し、かつ、アニーリングされ、Ｎ+共通ソ
ースライン５３およびソース／ドレイン領域（図２
（Ｃ）の符号３６で示す領域）が形成され、これらの領
域上に厚い酸化層が形成される（膜厚約１０００Å以
下）。ここで、トンネル絶縁層５２は多結晶シリコン層
が熱酸化されて形成されたシリコン酸化膜であって、電
子がよくトンネルできる。
【００４８】次に、消去電極形成用の多結晶シリコン層
を膜厚２０００〜４０００Å堆積した後、フォトエッチ
ング工程によりパターニングしてコントロールゲート４
６のラインと垂直な方向（第１の方向）に多数の消去電
極５５を形成する。
を膜厚２０００〜４０００Å堆積した後、フォトエッチ
ング工程によりパターニングしてコントロールゲート４
６のラインと垂直な方向（第１の方向）に多数の消去電
極５５を形成する。
【００４９】その後、消去電極５５を絶縁して（図示省
略）、通常の工程によりデバイスの製作を完了する。
略）、通常の工程によりデバイスの製作を完了する。
【００５０】このように構成された本実施例のフラッシ
ュメモリをプログラムするときは、従来の方法のよう
に、コントロールゲートとソースまたはドレインの一方
に高い電圧を加え、チャネルでホットエレクトロンを作
り、該ホットエレクトロンがゲート酸化膜を通過した
後、フローティングゲートに捕集されるようにし、プロ
グラムする。
ュメモリをプログラムするときは、従来の方法のよう
に、コントロールゲートとソースまたはドレインの一方
に高い電圧を加え、チャネルでホットエレクトロンを作
り、該ホットエレクトロンがゲート酸化膜を通過した
後、フローティングゲートに捕集されるようにし、プロ
グラムする。
【００５１】例えば、記録する（書き込む）ときは、ソ
ースとドレインの間に７〜８Ｖの正電圧を加え、コント
ロールゲートに１２〜１３Ｖの正電圧を加えると、ソー
スとドレイン間のチャネルにホットエレクトロンを発生
する。これらのホットエレクトロンがコントロールゲー
トに加えられた電圧による電界に引かれ、ゲート絶縁層
を通過してフローティングゲートに注入され、記録され
る。
ースとドレインの間に７〜８Ｖの正電圧を加え、コント
ロールゲートに１２〜１３Ｖの正電圧を加えると、ソー
スとドレイン間のチャネルにホットエレクトロンを発生
する。これらのホットエレクトロンがコントロールゲー
トに加えられた電圧による電界に引かれ、ゲート絶縁層
を通過してフローティングゲートに注入され、記録され
る。
【００５２】このようにフローティングゲートは、負電
荷が充電され、このトランジスタのしきい値電圧が高く
なる。それゆえ、通常のコントロールゲート電圧ではタ
ーンオンされない。したがって、通常の動作の間はトラ
ンジスタは常にオフ状態を維持する。
荷が充電され、このトランジスタのしきい値電圧が高く
なる。それゆえ、通常のコントロールゲート電圧ではタ
ーンオンされない。したがって、通常の動作の間はトラ
ンジスタは常にオフ状態を維持する。
【００５３】消去するときは、消去電極とコントロール
ゲートに高い正電圧を印加し、ソースとドレインを接地
すると、フローティングゲートに捕集された電子は、ト
ンネル酸化膜５２を介して消去電極から抜け出て、プロ
グラムされた情報が消去される。すなわち、フローティ
ングゲートに蓄積されていた負電荷がなくなり、その結
果、トランジスタのしきい値電圧が低くなり、プログラ
ムされた情報が消去される。
ゲートに高い正電圧を印加し、ソースとドレインを接地
すると、フローティングゲートに捕集された電子は、ト
ンネル酸化膜５２を介して消去電極から抜け出て、プロ
グラムされた情報が消去される。すなわち、フローティ
ングゲートに蓄積されていた負電荷がなくなり、その結
果、トランジスタのしきい値電圧が低くなり、プログラ
ムされた情報が消去される。
【００５４】本実施例では、フローティングゲートから
電子をソースへトンネルさせて、プログラムされたセル
の情報を消去するのでなく、フローティングゲートから
電子を消去電極へトンネルさせて消去するという、新規
なＥＥＰＲＯＭフラッシュメモリセル構造を提供するも
のであり、これにより、従来の普通のＥＰＲＯＭのよう
に厚い（１６０〜４６０Å程度の）ゲート酸化膜を使用
することができる。また、フラッシュメモリセルどうし
の間に、コントロールゲート電極（ワードライン）と直
交する方向に消去電極を配置して、フローティングゲー
ト電極の少なくとも一方側の（両側に配置されたフロー
ティングゲート電極の両方または一方の）少なくとも１
箇所の所定の部分と絶縁層を介して、互いに接するよう
にレイアウトし、消去時、フローティングゲートからこ
の絶縁層を介して電子が消去電極へトンネルするように
した。これにより、プログラムされたデータを消去する
とき、従来技術においてソース１２でジャンクション・
ブレークダウンが生じる問題を解決することができる。
また、消去動作の間、電子−正孔一対の発生により、ソ
ースの深い空乏層において電界からエネルギーを受け取
ったホットホールがゲート絶縁層に注入され、そこに捕
集され、それによりトンネル電流が顕著に増大し、過消
去が起きる問題を解決することができる。また、上述の
ホットホールの存在により、しきい値電圧が大きく変動
する問題を解決することができる。さらに、消去がフロ
ーティングゲートから消去ゲートへ電子がトンネルする
ことによってなされるので、ゲート酸化膜のための薄い
トンネル酸化膜（約１００Å以下）を用いる必要がな
く、製造工程上の煩わしさがなくなり、生産性が向上す
る。
電子をソースへトンネルさせて、プログラムされたセル
の情報を消去するのでなく、フローティングゲートから
電子を消去電極へトンネルさせて消去するという、新規
なＥＥＰＲＯＭフラッシュメモリセル構造を提供するも
のであり、これにより、従来の普通のＥＰＲＯＭのよう
に厚い（１６０〜４６０Å程度の）ゲート酸化膜を使用
することができる。また、フラッシュメモリセルどうし
の間に、コントロールゲート電極（ワードライン）と直
交する方向に消去電極を配置して、フローティングゲー
ト電極の少なくとも一方側の（両側に配置されたフロー
ティングゲート電極の両方または一方の）少なくとも１
箇所の所定の部分と絶縁層を介して、互いに接するよう
にレイアウトし、消去時、フローティングゲートからこ
の絶縁層を介して電子が消去電極へトンネルするように
した。これにより、プログラムされたデータを消去する
とき、従来技術においてソース１２でジャンクション・
ブレークダウンが生じる問題を解決することができる。
また、消去動作の間、電子−正孔一対の発生により、ソ
ースの深い空乏層において電界からエネルギーを受け取
ったホットホールがゲート絶縁層に注入され、そこに捕
集され、それによりトンネル電流が顕著に増大し、過消
去が起きる問題を解決することができる。また、上述の
ホットホールの存在により、しきい値電圧が大きく変動
する問題を解決することができる。さらに、消去がフロ
ーティングゲートから消去ゲートへ電子がトンネルする
ことによってなされるので、ゲート酸化膜のための薄い
トンネル酸化膜（約１００Å以下）を用いる必要がな
く、製造工程上の煩わしさがなくなり、生産性が向上す
る。
【００５５】以上本発明を実施例に基づいて具体的に説
明したが、本発明は上記実施例に限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは勿論である。
明したが、本発明は上記実施例に限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは勿論である。
【００５６】
【発明の効果】以上説明したように、本発明によれば、
プログラムされたデータを消去するとき、従来技術にお
いてソースでジャンクション・ブレークダウンが生じる
問題を解決することができる。また、消去動作の間、電
子−正孔一対の発生により、ソースの深い空乏層におい
て電界からエネルギーを受け取ったホットホールがゲー
ト絶縁層に注入され、そこに捕集され、それによりトン
ネル電流が顕著に増大し、過消去が起きる問題を解決す
ることができる。また、上述のホットホールの存在によ
り、しきい値電圧が大きく変動する問題を解決すること
ができる。さらに、消去がフローティングゲートから消
去ゲートへ電子がトンネルすることによってなされるの
で、ゲート酸化膜のための例えば約１００Å以下の薄い
トンネル酸化膜を用いる必要がなく、製造工程上の煩わ
しさがなくなり、生産性が向上する。
プログラムされたデータを消去するとき、従来技術にお
いてソースでジャンクション・ブレークダウンが生じる
問題を解決することができる。また、消去動作の間、電
子−正孔一対の発生により、ソースの深い空乏層におい
て電界からエネルギーを受け取ったホットホールがゲー
ト絶縁層に注入され、そこに捕集され、それによりトン
ネル電流が顕著に増大し、過消去が起きる問題を解決す
ることができる。また、上述のホットホールの存在によ
り、しきい値電圧が大きく変動する問題を解決すること
ができる。さらに、消去がフローティングゲートから消
去ゲートへ電子がトンネルすることによってなされるの
で、ゲート酸化膜のための例えば約１００Å以下の薄い
トンネル酸化膜を用いる必要がなく、製造工程上の煩わ
しさがなくなり、生産性が向上する。
【図１】本発明の一実施例のＥＥＰＲＯＭフラッシュメ
モリデバイスのレイアウト図である。
モリデバイスのレイアウト図である。
【図２】（Ａ）は図１のＡ−Ａ線断面図、（Ｂ）は図１
のＢ−Ｂ線断面図、（Ｃ）は図１のＣ−Ｃ線断面図であ
る。
のＢ−Ｂ線断面図、（Ｃ）は図１のＣ−Ｃ線断面図であ
る。
【図３】（Ａ）〜（Ｄ）は図１、図２に示した本発明の
一実施例のＥＥＰＲＯＭフラッシュメモリデバイスの製
造方法の一実施例の部分工程断面図（図２（Ｂ）に対応
する図、すなわち、図１のＢ−Ｂ線断面図）である。
一実施例のＥＥＰＲＯＭフラッシュメモリデバイスの製
造方法の一実施例の部分工程断面図（図２（Ｂ）に対応
する図、すなわち、図１のＢ−Ｂ線断面図）である。
【図４】（Ｅ）、（Ｆ）は図１、図２に示した本発明の
一実施例のＥＥＰＲＯＭフラッシュメモリデバイスの製
造方法の一実施例の部分工程断面図（図２（Ｂ）に対応
する図、すなわち、図１のＢ−Ｂ線断面図）である。
一実施例のＥＥＰＲＯＭフラッシュメモリデバイスの製
造方法の一実施例の部分工程断面図（図２（Ｂ）に対応
する図、すなわち、図１のＢ−Ｂ線断面図）である。
【図５】（Ａ）は従来のＥＥＰＲＯＭフラッシュメモリ
デバイスの一例のレイアウト図、（Ｂ）は（Ａ）のＢ−
Ｂ線断面図、（Ｃ）は（Ａ）のＣ−Ｃ線断面図である。
デバイスの一例のレイアウト図、（Ｂ）は（Ａ）のＢ−
Ｂ線断面図、（Ｃ）は（Ａ）のＣ−Ｃ線断面図である。
３１…消去電極、３３…フローティングゲート電極、３
５…ソース、３６…ドレイン、３７…コントロールゲー
ト電極（ワードライン）、３８…絶縁層、４０…半導体
基板、４１…フィールド絶縁層。
５…ソース、３６…ドレイン、３７…コントロールゲー
ト電極（ワードライン）、３８…絶縁層、４０…半導体
基板、４１…フィールド絶縁層。
Claims (14)
- 【請求項１】ソースおよびドレインが第１の方向に配列
され、前記ソースと前記ドレインとの間にフローティン
グゲート電極が配置され、前記フローティングゲート電
極は、前記ソースと前記ドレインとの間のゲート絶縁層
上でチャネルと対向し、前記フローティングゲート電極
上に中間絶縁層を介してコントロールゲート電極が配置
され、前記コントロールゲート電極が、前記第１の方向
とほぼ直角の第２の方向に配列されて構成されるＥＥＰ
ＲＯＭフラッシュメモリデバイスにおいて、前記フロー
ティングゲート電極の少なくとも一方側に、前記フロー
ティングゲート電極とトンネル絶縁層を介して少なくと
も１個所で互いに接する消去電極を前記第１の方向に配
列して設けたことを特徴とするＥＥＰＲＯＭフラッシュ
メモリデバイス。 - 【請求項２】前記消去電極の両側を、異なる前記フロー
ティングゲート電極の上に一部重ね合わせて設けたこと
を特徴とする請求項１記載のＥＥＰＲＯＭフラッシュメ
モリデバイス。 - 【請求項３】前記ゲート絶縁層がシリコン酸化膜から成
り、前記中間絶縁層がシリコン酸化膜−シリコン窒化膜
−シリコン酸化膜の積層膜から成り、前記トンネル絶縁
層は多結晶シリコン層を熱酸化して形成したシリコン酸
化膜から成ることを特徴とする請求項１記載のＥＥＰＲ
ＯＭフラッシュメモリデバイス。 - 【請求項４】前記トンネル絶縁層の厚さが２００〜５０
０Åであることを特徴とする請求項１記載のＥＥＰＲＯ
Ｍフラッシュメモリデバイス。 - 【請求項５】前記フローティングゲート電極の厚さが約
１０００〜３０００Å、前記コントロールゲート電極の
厚さが約３０００Å程度、前記消去電極の厚さが約２０
００〜４０００Å、前記ゲート絶縁層の厚さが約１５０
〜４００Å、前記中間絶縁層の有効酸化膜の厚さが約１
５０〜４００Åであることを特徴とする請求項１記載の
ＥＥＰＲＯＭフラッシュメモリデバイス。 - 【請求項６】半導体基体上にＥＥＰＲＯＭフラッシュメ
モリセルを製造する方法において、 半導体基体上にフィールド領域と素子領域とを区分して
形成した後、ゲート絶縁層を形成し、その上にストライ
プ状のフローティングゲート電極形成用導電層を形成す
る工程と、 その上に中間絶縁層を形成し、その上にコントロールゲ
ート電極形成用導電層と上部絶縁層を順次形成する工程
と、 前記中間絶縁層をエッチング停止層として、前記上部絶
縁層と前記コントロールゲート電極形成用導電層とをエ
ッチングし、コントロールゲート電極を形成する工程
と、 その上に絶縁層を形成した後、エッチバックして、前記
コントロールゲート電極の側壁に側壁絶縁層を形成する
工程と、 前記コントロールゲート電極上の前記上部絶縁層と前記
側壁絶縁層とをマスクとして、前記フローティングゲー
ト形成用導電層をエッチングしてフローティングゲート
電極を形成する工程と、 所定の不純物を高濃度にイオン注入した後、前記フロー
ティングゲート電極の露出した部分にトンネル絶縁層を
形成して、前記注入したイオンを拡散させて高濃度ソー
スおよびドレイン領域を形成する工程と、 その上に消去電極形成用導電層を形成してフォトエッチ
ング工程により消去電極を形成する工程とを含んで成る
ことを特徴とするＥＥＰＲＯＭフラッシュメモリセルの
製造方法。 - 【請求項７】前記ゲート絶縁層は、シリコン酸化膜を厚
さ約１５０〜４００Åに形成し、前記トンネル絶縁層
は、シリコン酸化膜を厚さ約２００〜５００Åに形成す
ることを特徴とする請求項６記載のＥＥＰＲＯＭフラッ
シュメモリセルの製造方法。 - 【請求項８】前記フローティングゲート電極形成用導電
層は、多結晶シリコン層を厚さ約１０００〜３０００Å
形成して、不純物イオンを注入するか、イン・シ・テュ
ドーピング法でドーピングして形成することを特徴とす
る請求項６記載のＥＥＰＲＯＭフラッシュメモリセルの
製造方法。 - 【請求項９】半導体基体上にＥＥＰＲＯＭフラッシュメ
モリデバイスを製造する方法において、 半導体基体上にフィールド領域と素子領域とを区分して
形成した後、ゲート絶縁層を形成し、その上に第１の方
向に配列された多数のストライプ状のフローティングゲ
ート電極形成用導電層を形成する工程と、 その上に中間絶縁層を形成し、その上にコントロールゲ
ート電極形成用導電層と上部絶縁層を順次形成する工程
と、 前記中間絶縁層をエッチング停止層として、前記上部絶
縁層と前記コントロールゲート電極形成用導電層とをエ
ッチングし、コントロールゲート電極を第２の方向に形
成する工程と、 その上に絶縁層を形成した後、エッチバックして、前記
コントロールゲート電極の側壁に側壁絶縁層を形成する
工程と、 前記コントロールゲート電極上の前記上部絶縁層と前記
側壁絶縁層とをマスクとして、前記フローティングゲー
ト電極形成用導電層をエッチングしてフローティングゲ
ート電極を形成する工程と、 所定の不純物を高濃度にイオン注入した後、熱酸化工程
を行ない、前記フローティングゲート電極の露出した部
分にトンネル絶縁層を形成して、前記注入したイオンを
拡散させて一方が共通、他方が各々のソース・ドレイン
領域を形成する工程と、 消去電極形成用導電層を形成してフォトエッチング工程
により前記フローティングゲート電極と少なくとも１個
所で前記トンネル絶縁層を介して接する消去電極を形成
する工程とを含んで成ることを特徴とするＥＥＰＲＯＭ
フラッシュメモリデバイスの製造方法。 - 【請求項１０】前記ゲート絶縁層は、シリコン酸化膜を
厚さ約１５０〜４００Åに形成し、前記トンネル絶縁層
は、シリコン酸化膜を厚さ約２００〜５００Åに形成す
ることを特徴とする請求項９記載のＥＥＰＲＯＭフラッ
シュメモリデバイスの製造方法。 - 【請求項１１】前記フローティングゲート電極形成用導
電層は、多結晶シリコン層を厚さ約１０００〜３０００
Åに形成して、不純物イオンを注入するか、イン・シ・
テュドーピング法でドーピングして形成することを特徴
とする請求項９記載のＥＥＰＲＯＭフラッシュメモリデ
バイスの製造方法。 - 【請求項１２】前記中間絶縁層はシリコン酸化膜−シリ
コン窒化膜−シリコン酸化膜の積層膜で形成し、その有
効酸化膜の厚さを約１５０〜４００Åに形成することを
特徴とする請求項９記載のＥＥＰＲＯＭフラッシュメモ
リデバイスの製造方法。 - 【請求項１３】前記コントロールゲート電極形成用導電
層は、多結晶シリコン層を厚さ約３０００Åに形成し、
不純物イオンを注入するか、イン・シ・テュドーピング
法でドーピングして形成することを特徴とする請求項９
記載のＥＥＰＲＯＭフラッシュメモリデバイスの製造方
法。 - 【請求項１４】前記消去電極形成用導電層は、多結晶シ
リコン層を厚さ２０００〜４０００Åに形成し、前記コ
ントロールゲート電極のラインと垂直方向に多数の前記
消去電極を形成することを特徴とする請求項９記載のＥ
ＥＰＲＯＭフラッシュメモリデバイスの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930022629A KR970003845B1 (ko) | 1993-10-28 | 1993-10-28 | 이이피롬 프래쉬 메모리 셀, 메모리 디바이스 및 그 제조방법 |
| KR1993-22629 | 1993-10-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07130894A JPH07130894A (ja) | 1995-05-19 |
| JP2641844B2 true JP2641844B2 (ja) | 1997-08-20 |
Family
ID=19366837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6165186A Expired - Fee Related JP2641844B2 (ja) | 1993-10-28 | 1994-07-18 | Ｅｅｐｒｏｍフラッシュメモリセル、メモリデバイスおよびこれらの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5643812A (ja) |
| JP (1) | JP2641844B2 (ja) |
| KR (1) | KR970003845B1 (ja) |
| DE (1) | DE4407248B4 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2776829B1 (fr) | 1998-03-31 | 2000-06-16 | Sgs Thomson Microelectronics | Procede de fabrication d'un point memoire en technologie bicmos |
| US6255155B1 (en) * | 1998-04-23 | 2001-07-03 | Hyundai Electronics Industries Co., Ltd. | Nonvolatile memory and method for fabricating the same |
| US6033955A (en) * | 1998-09-23 | 2000-03-07 | Advanced Micro Devices, Inc. | Method of making flexibly partitioned metal line segments for a simultaneous operation flash memory device with a flexible bank partition architecture |
| US6091104A (en) * | 1999-03-24 | 2000-07-18 | Chen; Chiou-Feng | Flash memory cell with self-aligned gates and fabrication process |
| US6140182A (en) * | 1999-02-23 | 2000-10-31 | Actrans System Inc. | Nonvolatile memory with self-aligned floating gate and fabrication process |
| US6313498B1 (en) | 1999-05-27 | 2001-11-06 | Actrans System Inc. | Flash memory cell with thin floating gate with rounded side wall, and fabrication process |
| US6222227B1 (en) | 1999-08-09 | 2001-04-24 | Actrans System Inc. | Memory cell with self-aligned floating gate and separate select gate, and fabrication process |
| US6184554B1 (en) | 1999-08-09 | 2001-02-06 | Actrans System Inc. | Memory cell with self-aligned floating gate and separate select gate, and fabrication process |
| US6426896B1 (en) | 2000-05-22 | 2002-07-30 | Actrans System Inc. | Flash memory cell with contactless bit line, and process of fabrication |
| US6795348B2 (en) * | 2002-05-29 | 2004-09-21 | Micron Technology, Inc. | Method and apparatus for erasing flash memory |
| US6642111B1 (en) * | 2002-07-09 | 2003-11-04 | Powerchip Semiconductor Corp. | Memory device structure and method of fabricating the same |
| US6713810B1 (en) * | 2003-02-10 | 2004-03-30 | Micron Technology, Inc. | Non-volatile devices, and electronic systems comprising non-volatile devices |
| KR100645040B1 (ko) * | 2004-02-09 | 2006-11-10 | 삼성전자주식회사 | 소오스 스트래핑을 갖는 플래시 메모리 소자의 셀 어레이 |
| US20120086832A1 (en) * | 2008-12-08 | 2012-04-12 | George Mason Intellectual Properties, Inc. | Wearable Decorative Ornament With Visual Display |
| US9679979B2 (en) | 2014-02-13 | 2017-06-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor structure for flash memory cells and method of making same |
Family Cites Families (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4302766A (en) * | 1979-01-05 | 1981-11-24 | Texas Instruments Incorporated | Self-limiting erasable memory cell with triple level polysilicon |
| JPS5743470A (en) * | 1980-08-29 | 1982-03-11 | Fujitsu Ltd | Semiconductor device |
| JPS6288368A (ja) * | 1985-10-15 | 1987-04-22 | Seiko Instr & Electronics Ltd | 半導体不揮発性メモリ |
| JPS62165370A (ja) * | 1986-01-16 | 1987-07-21 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JPS62254468A (ja) * | 1986-04-28 | 1987-11-06 | Seiko Instr & Electronics Ltd | 半導体不揮発性メモリ |
| IT1191566B (it) * | 1986-06-27 | 1988-03-23 | Sgs Microelettronica Spa | Dispositivo di memoria non labile a semiconduttore del tipo a porta non connessa (floating gate) alterabile elettricamente con area di tunnel ridotta e procedimento di fabbricazione |
| US5095344A (en) * | 1988-06-08 | 1992-03-10 | Eliyahou Harari | Highly compact eprom and flash eeprom devices |
| US5168465A (en) * | 1988-06-08 | 1992-12-01 | Eliyahou Harari | Highly compact EPROM and flash EEPROM devices |
| JPH02126498A (ja) * | 1988-07-08 | 1990-05-15 | Hitachi Ltd | 不揮発性半導体記憶装置 |
| JP2515009B2 (ja) * | 1989-01-13 | 1996-07-10 | 株式会社東芝 | 不揮発性半導体メモリの製造方法 |
| JP2807304B2 (ja) * | 1990-02-19 | 1998-10-08 | 株式会社東芝 | 不揮発性半導体装置 |
| US5151375A (en) * | 1990-06-13 | 1992-09-29 | Waferscale Integration, Inc. | EPROM virtual ground array |
| JP2512609B2 (ja) * | 1990-06-29 | 1996-07-03 | シャープ株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
| US5108939A (en) * | 1990-10-16 | 1992-04-28 | National Semiconductor Corp. | Method of making a non-volatile memory cell utilizing polycrystalline silicon spacer tunnel region |
| US5343063A (en) * | 1990-12-18 | 1994-08-30 | Sundisk Corporation | Dense vertical programmable read only memory cell structure and processes for making them |
| JPH05259464A (ja) * | 1992-03-11 | 1993-10-08 | Fujitsu Ltd | フラッシュｅｅｐｒｏｍ及びその製造方法 |
| US5331189A (en) * | 1992-06-19 | 1994-07-19 | International Business Machines Corporation | Asymmetric multilayered dielectric material and a flash EEPROM using the same |
| FR2693308B1 (fr) * | 1992-07-03 | 1994-08-05 | Commissariat Energie Atomique | Memoire eeprom a triples grilles et son procede de fabrication. |
| US5587332A (en) * | 1992-09-01 | 1996-12-24 | Vlsi Technology, Inc. | Method of making flash memory cell |
| US5418741A (en) * | 1993-05-27 | 1995-05-23 | Texas Instruments Incorporated | Virtual ground memory cell array |
| US5482879A (en) * | 1995-05-12 | 1996-01-09 | United Microelectronics Corporation | Process of fabricating split gate flash memory cell |
-
1993
- 1993-10-28 KR KR1019930022629A patent/KR970003845B1/ko not_active IP Right Cessation
-
1994
- 1994-03-04 DE DE4407248A patent/DE4407248B4/de not_active Expired - Fee Related
- 1994-07-18 JP JP6165186A patent/JP2641844B2/ja not_active Expired - Fee Related
- 1994-10-28 US US08/330,777 patent/US5643812A/en not_active Expired - Lifetime
-
1997
- 1997-07-28 US US08/901,154 patent/US5814857A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5814857A (en) | 1998-09-29 |
| DE4407248B4 (de) | 2006-11-09 |
| KR950012739A (ko) | 1995-05-16 |
| US5643812A (en) | 1997-07-01 |
| DE4407248A1 (de) | 1995-05-04 |
| KR970003845B1 (ko) | 1997-03-22 |
| JPH07130894A (ja) | 1995-05-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5656513A (en) | Nonvolatile memory cell formed using self aligned source implant | |
| US5482881A (en) | Method of making flash EEPROM memory with reduced column leakage current | |
| US6030869A (en) | Method for fabricating nonvolatile semiconductor memory device | |
| US5614747A (en) | Method for manufacturing a flash EEPROM cell | |
| US6885586B2 (en) | Self-aligned split-gate NAND flash memory and fabrication process | |
| US6337250B2 (en) | Semiconductor device containing MOS elements and method of fabricating the same | |
| US20020052080A1 (en) | Non-volatile semiconductor device with reduced program disturbance and method of making same | |
| JP2641844B2 (ja) | Ｅｅｐｒｏｍフラッシュメモリセル、メモリデバイスおよびこれらの製造方法 | |
| JPH07302853A (ja) | 半導体メモリデバイス、半導体メモリアレイ、半導体メモリデバイスの製造方法および半導体メモリデバイスの書込み方法 | |
| US6482708B2 (en) | Nonvolatile memory device and method for manufacturing the same | |
| JPH07221209A (ja) | プログラム用の高い熱い電子注入効率のための浮遊ゲートとドレイン間にギャップを有するフラッシュｅｅｐｒｏｍセル | |
| WO2001017030A1 (en) | Non-volatile memory structure for twin-bit storage and methods of making same | |
| JP2004104108A (ja) | 選択トランジスタ構造及びｓｏｎｏｓセル構造を有する不揮発性メモリ素子及びその製造方法 | |
| JP4191975B2 (ja) | トランジスタとそれを用いた半導体メモリ、およびトランジスタの製造方法 | |
| JPH09321254A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| US6025229A (en) | Method of fabricating split-gate source side injection flash memory array | |
| US5243210A (en) | Semiconductor memory device and manufacturing method thereof | |
| US6249021B1 (en) | Nonvolatile semiconductor memory device and method of manufacturing the same | |
| WO2001017031A1 (en) | Easy shrinkable novel non-volatile semiconductor memory cell utilizing split dielectric floating gate and method for making same | |
| US7145802B2 (en) | Programming and manufacturing method for split gate memory cell | |
| US6989319B1 (en) | Methods for forming nitrogen-rich regions in non-volatile semiconductor memory devices | |
| JP2001148430A (ja) | 不揮発性半導体記憶装置 | |
| JP2002208645A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| KR930008081B1 (ko) | 싱글 폴리 이이피롬 셀 및 그 제조방법 | |
| JPH1167937A (ja) | 半導体不揮発性記憶装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090502 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100502 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110502 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120502 Year of fee payment: 15 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130502 Year of fee payment: 16 |
|
| LAPS | Cancellation because of no payment of annual fees |