JP3066064B2 - 不揮発性メモリ及びその製造方法 - Google Patents

不揮発性メモリ及びその製造方法

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Description

【発明の詳細な説明】 「産業上の利用分野」 本発明は、不揮発性半導体メモリ装置に関するもので
あり、更に詳細には、浮遊ゲ−ト型の、電気的に消去可
能で、電気的にプログラム可能なROM（読みだし専用メ
モリ）並びにそのような装置を製造するための方法に関
するものである。
「従来の技術」 EPROMあるいは電気的にプラグラム可能なROMは、浮遊
ゲ−ト構造を備えた不揮発性電界効果装置である。一般
的にEPROM浮遊ゲ−トは、各々のセルのソ−ス、ドレイ
ン、および制御ゲ−トへ適当な電圧を印加し、ソ−ス・
ドレイン経路を介して大電流を流し、ホツト電子による
浮遊ゲ−トの充電によつてプログラムされる。EPROM型
の装置は一般的に、紫外光によつて消去を行うので、半
導体チツプ上に石英の窓を有する装置パツケ−ジを必要
とする。この型のパツケ−ジはDRAM（ダイナミツク・ラ
ンダム・アクセス・メモリ）のような他のメモリ装置に
通常用いられる樹脂製のパツケ−ジと較べて、一般的に
より高価である。この理由で、EPROMは樹脂製のパツケ
−ジ装置と較べて高価である。この型のEPROM装置およ
びその製造方法は、例えば、米国特許第3,984,822号、
第4,142,926号、第4,258,466号、第4,376,947号、第4,3
26,331号、第4,313,362号、第4,313,362号、第4,373,24
8号、第4,750,024号に述べられている。
EEPROMあるいは電気的に消去可能で、電気的にプログ
ラム可能なROMは、各種のプロセスによつて製造されて
おり、通常は標準的なEPROMよりもずつと大きいセル寸
法を必要とする。その構造と製造プロセスは通常、より
複雑である。EEPROM配列はパツケ−ジ費用を減少させる
ことができる不透明な樹脂パツケ−ジ中に搭載すること
ができる。それにも拘らず、EEPROMはビツト当たりにす
ると、EPROMに較べてより大きいセル寸法とより複雑な
製造プロセスのためにより高価である。
EPROMと較べてEEPROM配列は、プログラミング、読み
だし、消去の目的のためにビツトラインへ印加される電
圧はより広い範囲のものを必要とする。ビツトライン
は、プログラムされ、読み出され、消去されるセル以外
の、配列中の数多くのセルへつながつているので、より
広い範囲の電圧が印加されることで１個または複数個の
目的外のセルが不本意にプログラムされ、消去される可
能性が増大する。問題は特に、米国特許第4,281,397号
に示されたようないわゆる「仮想的ア−ス（Virtual−g
round）」配列に存在する。
フラツシユEEPROMは、セルが個別的に消去されないた
めに標準的なEEPROMと較べてセル寸法がより小さいとい
う特長を有している。その代わり、セル配列はバルク的
に消去される。
現在使用できるフラツシユEEPROMは、一つはプログラ
ミングと消去のため、もう一つは読み出しのための、少
なくとも二つの外部電圧源を必要とする。典型的には、
12ボルトの電源がプログラミングと消去のために用いら
れ、５ボルトの電源が読み出し動作の間に用いられる。
しかし、プログラミング、消去、および読み出しのすべ
ての動作に対して単一の比較的低電圧の電源を用いるこ
とが望ましい。例えば、もし配列のメモリセルが比較的
少ない電流を引き出してプログラムおよび消去されるよ
うに設計されていれば、チツプ上の電荷ポンプ技術を用
いて５ボルトからより高い電圧を発生させることができ
る。一般的に、プログラミングと消去にフアウラ−・ノ
ルドハイム（Fowler−Nordheim）のトンネリングを利用
するように設計されたセルはホツト電子を用いる場合に
必要な電流と較べて比較的より少ない電流を要求する。
米国特許出願第07/219,528号、第07/219,529号、第07
/219,530号、第07/360,558号に述べられたEEPROMは縮小
された寸法と製造の容易さを持つ、セルの非常に優れた
構造と製造方法を与えるものであり、その結果、そのチ
ツプに対して一つの比較的低電圧の（たぶん＋５ボル
ト）外部電源だけを要求する装置が得られる。これらの
発明の装置は消去とプログラミングのためにフアウラ−
・ノルドハイムのトンネリング電流を利用している。し
かし、これらの発明の装置はビツトライン間にLOCOS分
離を必要とする。LOCOS分離はこのため、集積回路基板
上に貴重な付加的空間を必要とする。
メモリ配列のビツトライン間に、空間を消費するLOCO
S分離を必要とすることなしに、寸法的に縮小でき、よ
り安価な不透明樹脂製パツケ−ジに実装することのでき
るメモリセル構造に対する需要が存在する。
「発明の要約」 本発明の一つの実施例に従えば、１トランジスタ構造
または１個半トランジスタ（分割ゲ−ト）構造のいずれ
かを用いて、不揮発性メモリ配列またはEEPROM配列を構
成することができる。分割ゲ−ト構造は制御ゲ−トの一
部および浮遊ゲ−トの一部をチヤネル領域の上に配置さ
せることを必要とする。各々のメモリセルの浮遊ゲ−ト
はチヤネル領域から離れたソ−ス上に位置する小さな自
己整合されたトンネル窓を有することができる、あるい
はトンネルはチヤネル領域の近くにあるソ−スの上に位
置することができる。EEPROM装置はコンタクトのないセ
ル配置を有し、製造の容易さを促進し、セル寸法を減少
させる。装置は比較的厚いシリコン酸化物下に埋め込ま
れたビツトライン（ソ−ス／ドレイン領域）を有し、制
御ゲ−ト電圧の浮遊ゲ−トへの望ましい結合を許容して
いる。プログラミングと消去はトンネル窓領域を用いて
実行され、それによつてプログラミングと消去のために
電荷ポンプ電源から引き出される比較的少ない電流を利
用することを許容する。トンネル窓は誘電体を有し、そ
れはソ−ス／ドレイン酸化物またはゲ−ト絶縁体のいず
れかよりも薄いものであつて、フアウラ−・ノルドハイ
ムのトンネリングを許容する。浮遊ゲ−トはビツトライ
ンを埋め込む比較的厚いシリコン酸化物領域の上に広が
つており、その結果書き込みおよび消去動作の間に制御
ゲ−ト電圧を浮遊ゲ−トへ結合させるのに望ましい容量
比が得られる。この構造は仮想的ア−スの回路配置より
もむしろ、そのためのドレインおよびア−スラインを使
用しており、また隣接するセルのビツトライン間にトレ
ンチ分離を使用している。
一つの実施例において、本発明の構造もまた、電気的
にプログラム可能な読み出し専用メモリ（EPROM）をプ
ログラムするために用いられる典型的な方法である、ホ
ツト電子注入によるプログラミングを使用している。
「実施例」 本発明の、新規な特長と考えられる特性については特
許請求の範囲に述べた。本発明それ自体については、そ
の利点と目的と共に、以下の図面を参照した特定の実施
例についての詳細な説明から最も良く理解されるであろ
う。
第１図を参照すると、本発明に従つた、メモリチツプ
の集積された一部分であるメモリセルの配列が示されて
いる。各々のセルは、ソ−ス11、ドレイン12、浮遊ゲ−
ト層13、制御ゲ−ト14を有する浮遊ゲ−トトランジスタ
10である。セル行のゲ−ト14はそれぞれ行ライン15へつ
ながれ、行ライン15の各々は行復号器16へつながれてい
る。セル列中のソ−ス電極11の各々はソ−ス列ライン17
へつながれ、ソ−ス列ライン17の各々はソ−ス列復号器
18へつながれている。セル例中の各ドレイン電極12はド
レイン列ライン19へつながれ、ドレイン列ライン19の各
々はドレイン列復号器20へつながれている。
書き込みまたはプログラミングモ−ドにおいて、ソ−
ス列復号器18はライン21s上のソ−ス列番地信号に応答
して、低電圧（Vssまたはア−ス電圧）を選ばれたソ−
ス列17へ供給し、またより高い電圧Vp（Vssより約＋7V
高い電圧）を選ばれなかつたソ−ス列ライン17へ供給す
るように働く。ドレイン列ライン19は浮遊した状態に置
かれる。行復号器16はライン21r上の行番地信号に応答
して、選ばれた行ライン15へ高電圧Vpp（約＋16V）を供
給し、また選ばれなかつた行ライン15へより低い電圧Vd
w（約＋7V）を供給するように働く。本発明のセルもま
た浮遊ゲ−トのドレイン側でのチヤネルホツト電子プロ
グラミングを用いてプログラムされる。
消去モ−ドにおいて、ソ−ス列復号器18はすべてのソ
−ス列17へ正の電圧Ve（約＋5V）を供給するように働
く。ドレイン列復号器20はすべてのドレイン列ライン19
を浮遊状態に置くように働く。行復号器16はすべての行
ライン15へ高い負の電圧Vee（約−11V）を供給するよう
に働く。
読み出しモ−ドにおいて、ドレイン列復号器20はライ
ン21d上のドレイン列番地信号に応答して、選ばれたド
レイン列19へ正の電圧Vrd（約＋1.5V）を供給するよう
に働く。ソ−ス列復号器18はすべてのソ−ス列17をア−
ス（またはVss）へつなぐように働く。行復号器16はラ
イン21r上の行番地信号に応答して、選ばれた行ライン1
5へ正の電圧Vss（約＋3V）を供給し、また選ばれなかつ
た行ライン15へ低電圧（ア−スまたはVss）を供給する
ように働く。
次に第２図と第3a図から第3e図を参照すると、シリコ
ン基板22等の半導体基板の表面に形成された、電気的に
消去可能で、電気的にプログラム可能なメモリセル10が
示されている。これらの図面には基板22のほんの一部だ
けが示されているが、これらのセル10は非常に多数のそ
のようなセル10からなる配列の一部である。複数の制御
ゲ−ト14/行ライン15が、基板22の表面に沿つて広がる
第２レベルの多結晶シリコン細線によつて形成されてい
る。制御ゲ−ト14は中間レベルの絶縁体層23によつて浮
遊ゲ−ト層13から分離されている。ソ−ス列ラインまた
はビツトライン17が、表面の第１および第２の厚い熱酸
化物領域24aおよび24bの下に形成される。ドレイン列ラ
インまたはビツトライン19が、表面の第３の厚い熱酸化
物領域24cの下に形成される。ドレイン列ライン19はソ
−ス領域ライン17から間隔を置いて、それに平行に配置
されている。これらの埋め込みビツトライン17,19は各
々のセル10に対するソ−ス領域11とドレイン領域12を含
んでいる。各セル10に対する浮遊ゲ−ト層13が、間隔を
置いたソ−ス領域11とドレイン領域12の間のチヤネル領
域を横切つて延び、付随するビツトライン17,19上に延
びる第１レベルの多結晶シリコン層によつて形成され
る。酸化物層等のゲ−ト絶縁体25がチヤネル領域上に形
成される。セル10に対する浮遊ゲ−ト層13の二つの「水
平」方向または行方向の端部は行ライン15の端部と揃え
られる。説明のために第２図では、端部はすこし揃つて
いないように描いてある。
プログラミングおよび消去のためのトンネル領域26
は、各セルに隣接する第１と第２の熱酸化物領域24aと2
4bの間のビツトライン17の上に形成される。トンネル窓
26におけるトンネル絶縁体は、チヤネルにおける約350A
の酸化物誘電体層25に較べてより薄い約100Aの酸化物層
である。この構造を用いることによつて、プログラミン
グと消去を比較的低い外部供給電圧で行うことができ
る。浮遊ゲ−ト層13とソ−ス11または基板22との間の容
量に較べて、層14と層13の間の容量は、浮遊ゲ−ト層13
が厚い熱酸化物領域24a,24b,24cを横切つて広がつてい
るため、より望ましいものとなつている。従つて、制御
ゲ−ト14とソ−ス11の間に印加されたプログラミング／
消去電圧のより大きい部分が浮遊ゲ−ト層13とソ−ス11
の間に現れる。セル10は、セル10それ自体の近くにソ−
ス／ドレインのコンタクトが必要でないことから「コン
タクトフリ−」と呼ばれる。
セル10の隣接する列のビツトライン17,19は、ビツト
ライン17,19の下の基板22中へ延びるトレンチ27によつ
て、互いに電気的に分離されている。隣接する行中のセ
ル10のチヤネルは、基板22中へ延びるトレンチまたは溝
28によつて、電気的に分離されている。別のやり方とし
て、隣接するセル10のチヤネルを、溝28が位置する場所
にあつて、Ｐ型不純物を注入された領域の上に形成され
るLOCOSの厚いフイ−ルド酸化物領域によつて電気的に
分離することもできる。トレンチ27および溝28には酸化
物を充填することができる。
セル10の配列は「仮想的ア−ス回路」型のものではな
いことに注意されたい。すなわち、セル10の列中のソ−
ス11に対して、またセル10の列中のドレイン12に対し
て、分離ビツトライン17,19がある。
第１図、第２図、第3a図から第3e図の装置を製造する
方法について、第4a図から第4f図を参照して説明する。
元の材料はＰ型シリコンのウエハであつて、基板22はそ
れの非常に小さな一部である。シリコンウエハはたぶん
直径約15cm（６インチ）であり、他方第２図に示された
部分はほんの数ミクロンの幅の部分である。配列の周辺
にトランジスタを作成するのに複数のプロセス工程を施
すことになる。それらについてここで説明する。例え
ば、メモリ装置は、周辺トランジスタを作成するための
先行のプロセスの一部として、基板22中に形成されたＮ
ウエル（well）とＰウエルを有する相補型の電界効果ト
ランジスタでよい。
第4a図を参照すると、本発明のセル配列に関する最初
の工程はチヤネル領域およびトンネル領域26、ソ−ス1
1、ドレイン12、ビツトライン17の一部、ビツトライン1
9の一部となるはずの領域上にフオトレジストをパタ−
ニングして、厚い酸化物領域24aを形成すべき第１のラ
イン領域を露出させることである。ビツトライン17の一
部になるはずの第１のソ−ス列ラインを作成するため
に、たぶん砒素イオンの135keVで約６×1015/cm2のド−
ズのＮ型注入が行われる。次に、約800−900℃の蒸気に
曝すことによつて、約2500Aから3500Aの厚さに熱酸化物
領域24aの成長が行われる。この第１の熱酸化物領域24a
は、鋭い遷移の代わりに「バ−ズビ−ク（bird's bea
k）」を有している。熱酸化物領域24a間の注入されなか
つた領域は蒸気に曝している間に、砒素を注入される領
域の速度に較べてずつと遅い速度で成長する酸化物層30
によつて覆われる。
次に第4b図によれば、第１の酸化物領域24aの間の第
２と第３のライン領域中へ、再びフオトレジストを注入
マスクとして、砒素のようなＮ型注入が135keV、約６×
1015/cm2のド−ズで行われ、ドレイン領域12を含むドレ
イン列ライン19となるはずの領域と、ソ−ス領域11を含
んでビツトライン17の残りの部分または第２のソ−ス列
ラインとなるはずの領域とをド−プする。
第4c図に示されたように、表面上のＮ＋埋め込みビツ
トライン17,19上に約2500Aないし3500Aの厚さに、第２
と第３の熱酸化物領域24b,24cの成長が行われ、その間
にチヤネル領域上に（高濃度にド−プされたシリコン領
域と低濃度にド−プされたシリコン領域とが同時に酸化
雰囲気に曝された場合に発生する酸化速度の違いによつ
て）約300−400Aの熱酸化物層25が成長し、また同時に
ドレイン領域12を含んだビツトライン19と、ソ−ス領域
11を含んだビツトライン17の残りの領域とが形成され
る。この酸化は約800ないし900℃の蒸気中で行われる。
バ−ズビ−クが形成された遷移領域32において、第１の
熱酸化物領域24aの端部が砒素注入をマスクし、濃度を
低くし、従つてその領域での酸化物成長速度は熱酸化物
24aまたは熱酸化物24bのそれよりも小さくなる。
第4d図を参照すると、第１の熱酸化物領域24aと第２
の熱酸化物領域24bとの間の遷移領域32中へ窓26が開け
られている。これはフオトレジストをマスクとして、遷
移領域32が通してはだかのシリコンまでエツチングを行
い、その後トンネル窓26のためのより薄い酸化物を再成
長させることによつて行われる。トンネル窓26の酸化中
に、ゲ−ト酸化物25が約400−450Aの厚さに成長する。
付加的に、トンネル窓26の酸化の前または後に、トンネ
ル窓26中へ（例えばリンまたは砒素の）自己整合Ｎ型注
入を行つても良い。窓26へのＮ型注入の間のマスクはフ
オトレジストを使用すべきである。
遷移領域32の表面が曲面となつているため、トンネル
窓26の幅は遷移領域32を通してのエツチングの時間を変
えることによつて制御できる。
第4d図に示されたように、次にシリコンウエハの表面
上にＮ＋にド−プされた第１の多結晶シリコン層13が取
り付けられる。第１レベルの多結晶シリコン層13はフオ
トレジスト33を用いて定義される。
次に第4e図を参照すると、フオトレジスト層33をマス
クとして、多結晶シリコン層13、第１および第３の熱酸
化物領域24a、24c、ビツトライン17、19を通して基板22
中へトレンチ217がエツチされる。フオトレジストを除
去する前にトレンチ領域27中へホウ素の注入を行うこと
もできる。従来の方法でトレンチ27中に酸化物を充填す
ることができるが、それにより装置の表面全体にも酸化
物が堆積することになる。次に酸化物に方向性エツチを
施し、表面から酸化物を除去してかつトレンチ27を充填
している酸化物は残し、また表面は平坦にする。
次に第4f図によれば、浮遊ゲ−ト層13を制御ゲ−ト14
から絶縁するために、酸化物被覆あるいは酸化物−窒化
物−酸化物が取り付けられる。第２の多結晶シリコン層
14が堆積せられ、Ｎ＋にド−プされ、フオトレジストを
用いてパタ−ン加工されて制御ゲ−ト14/行ライン15が
形成される。制御ゲ−ト14/行ライン15が定義されるの
と同時に第１レベルの多結晶シリコンの端部がエツチさ
れ、それによつて浮遊ゲ−ト層13の細長い行方向の端部
が制御ゲ−ト14の端部と自己整合される。これらの図面
は正しい縮尺とはなつておらず、特に第１と第２の多結
晶シリコン層の厚さは一般に酸化物層25と26の厚さより
もずつと厚いことに注意されたい。この時点で、第２
図、第3b図、第3d図に示された溝28が形成される。溝28
もまた、上に述べたように、トレンチ27を充填するのに
用いられたのと同様な酸化物によつて充填される。
図面に示された構造が定義された後に、第１と第２の
多結晶シリコン層の露出した端部が酸化物等の絶縁性被
覆によつて覆われ、それによつて信頼性が向上する。こ
の構造の上表面は絶縁性の材料の保護用上蓋で覆われ、
コンタクト用の穴がエツチされ、従来の手続きに従つて
金属導体が形成される。
次に第5a図から第5e図を参照すると、第１図と第２図
のメモリ配列を構築する別の方法が示されている。チヤ
ネル領域とトンネル領域26、ソ−ス11、ビツトラインの
一部17になるはずの領域上にフオトレジスト層が形成さ
れ、第１の熱酸化物領域24aと第３の熱酸化物領域24cが
形成されるはずの領域に、注入を行うための第１と第３
のライン領域を露出させる。135keVで約６×1015/cm2の
ド−ズの砒素注入が行われてビツトライン19と第１のソ
−ス列ラインまたはビツトライン17の一部が作成され
る。フオトレジストが除去された後に、約800ないし900
℃の蒸気に曝すことによつて、第１の熱酸化物領域24a
と第３の熱酸化物領域24cが厚さ約2500Aないし3500Aに
成長する。第5a図に示されたように、この熱酸化物領域
24aと24cは鋭い遷移の代わりに「バ−ズビ−ク」を有し
ている。熱酸化物領域24cの下にドレイン領域12を含む
ドレイン列ライン19が形成される。熱酸化物領域24aと2
4cとの間の注入されていない領域は、蒸気に曝される間
に、砒素を注入された領域の速度よりもずつと遅い速度
で成長する酸化物の層30によつて覆われる。
次に第5b図を参照すると、第２のライン領域中に、13
5keVで約６×1015/cm2のド−ズの砒素注入が行われ、遷
移領域32およびソ−ス領域11を含む、第２の列ラインあ
るいはビツトライン17の残りの部分が形成される。
第5c図から第5e図に示された手順を説明する工程は第
4d図から第4f図を説明するために用いられた工程と同様
であるので、ここに繰り返すことはしない。
第6a図から第6e図は、本発明のメモリ配列の分割ゲ−
ト実施例を製造するための方法を示す。第6a図の構造を
形成するための手順は第5a図に関して既に述べたのと同
じであるので、ここに繰り返さない。
第6b図に戻ると、ビツトライン17、19を通して延びる
トレンチ27が熱酸化物領域24a、24c中に形成される。第
4e図に関して既に述べたように、トレンチ27には酸化物
が充填され、表面は平坦にされる。
第6c図を参照すると、第２のライン領域中へ13keVで
約６×1015/cm2のド−ズの砒素の注入がフオトレジスト
を注入マスクとして行われ遷移領域32とソ−ス領域11を
含む、第２のソ−ス列ラインまたはビツトライン17の残
りの領域が形成される。
第6d図に示されたように、第4d図に関して既に述べた
ように、各々の遷移領域32中の酸化物中へ窓26が開けら
れる。ウエハの表面上にＮ＋にド−プされた、第１の多
結晶シリコン層13が取り付けられる。第１の多結晶シリ
コン層13の上に中間レベルの絶縁体層23が形成される。
層23と13がエツチされて細線13が形成され、各々の細線
13の一つの端部が各ソ−ス11とドレイン12との間のチヤ
ネル領域の上に位置するように作られる。細線13は、後
に述べる積層エツチの後、浮遊ゲ−ト13となる。従来の
方法を用いて制御ゲ−ト細線13の露出された各々の端部
上に側壁酸化物蓋が形成される。
次に、第6e図を参照すると、Ｎ＋にド−プされた、第
２の多結晶シリコン層14が取り付けられ、フオトレジス
トを用いてパタ−ン加工されて、第4f図に関して述べた
ように、制御ゲ−ト14/行ライン15が形成される。第4f
図に関して述べたように、この時点で溝分離領域28が形
成される。
もし溝分離領域28のために接合分離を用いるのであれ
ば、制御ゲ−ト14/行ライン15と浮遊ゲ−ト層13の、積
層された多結晶シリコン１層と多結晶シリコン２層とを
チヤネルストツプ注入のマスクとして、自己整合イオン
注入工程が施される。この目的のために、約70keVで約1
012/cm2のド−ズのホウ素が注入される。アニ−リング
と酸化の後、この注入によつてセル10間の電気的分離を
改善するＰ＋チヤネルストツプ領域が形成されることに
なる。同様な注入をトンネル分離領域27へ用いることも
できる。
多くの従来技術の配列においてビツトライン間の分離
に用いられるLOCOSフイ−ルド酸化物を用いていないこ
とから、本発明の配列ではメモリセルの密度を増大させ
ることが可能になる。
本発明は特定の実施例について説明したきたが、この
説明は本発明を限定するものではない。ここに示した実
施例に対して、また本発明の別の実施例に対しても、各
種の修正が可能であることは当業者にとつて明かであろ
う。従つて、特許請求の範囲は本発明の範囲に含まれる
すべての実施例や修正を包含すると理解されるべきであ
る。
以上の説明に関して更に以下の項を開示する。
（１） 不揮発性メモリ配列であつて、 半導体基板の表面に形成されたソ−ス列ラインを覆う
第１と第２の熱酸化物領域であつて、前記ソ−ス列ライ
ンが前記基板の下層材料の伝導型とは逆の伝導型にド−
プされた領域であり、前記ソ−ス列ライン個々のメモリ
セルのソ−スを含んでいる、第１と第２の熱酸化物領
域、 半導体基板の前記表面に、前記ソ−ス列ラインから間
隔を置いてそれと平行に形成されたドレイン列ラインを
覆う第３の熱酸化物領域であつて、前記ドレイン列ライ
ンが前記基板の下層材料の伝導型とは逆の伝導型にド−
プされた領域であり、前記ドレイン列ラインが前記個々
のメモリセルのドレインを含んでいる、第３の熱酸化物
領域、 を含み、 前記個々のメモリセルの各々の前記ソ−スと前記ドレ
インの各々が、前記表面上で、チヤネル領域によつて互
いに空間を置いて配置されており、 前記メモリセルの各々が、前記チヤネル領域の少なく
とも一部を覆い、少なくとも前記第１と第２の熱酸化物
領域の上に延びる浮遊ゲ−ト層を有し、前記浮遊ゲ−ト
がゲ−ト絶縁体によつて前記チヤネル領域から分離され
ており、 前記メモリセルの各々が、前記表面に沿つて前記浮遊
ゲ−ト層上に延びる制御ゲ−トを有しており、前記制御
ゲ−トが絶縁体層によつて前記浮遊ゲ−ト層から分離さ
れており、 セルの列が、第１の隣接するセルの列から、前記第１
の熱酸化物領域を通り、前記ソ−ス列領域を通つて延び
るトレンチによつて分離されており、セルの前記列がセ
ルの第２の隣接列から、前記第３の熱酸化物領域を通
り、前記ドレイン列領域を通つて延びるトレンチによつ
て分離されており、 前記セルの各々が、前記第１の熱酸化物領域と前記第
２の熱酸化物領域との間のトンネル領域を有するように
なつた、 不揮発性配列。
（２） 第（１）項の配列であつて、行中のセルのチヤ
ネル領域が、隣接行のセルのチヤネル領域から、前記浮
遊ゲ−トを通つて前記半導体基板の表面中へ延びる溝に
よつて分離されている、不揮発性配列。
（３） 第（１）項の配列であつて、行中のセルのチヤ
ネル領域が、隣接行のセルのチヤネル領域から、前記浮
遊ゲ−ト層を通つて前記半導体基板の表面中へ延びる溝
によつて分離されており、前記溝の底が前記半導体基板
の前記表面の伝導型と同じ伝導型の不純物をド−プされ
た領域を含んでいる、不揮発性配列。
（４） 第（１）項の配列であつて、行中のセルのチヤ
ネル領域が、隣接行のセルのチヤネル領域から、前記半
導体基板の前記表面中に形成されたLOCOSフイ−ルド酸
化物領域によつて分離されている、不揮発性配列。
（５） 第（１）項の配列であつて、前記半導体基板が
シリコンであり、前記ソ−ス領域とドレイン領域がＮ＋
型である、不揮発性配列。
（６） 第（１）項の配列であつて、前記浮遊ゲ−ト層
と前記制御ゲ−トがド−プされた多結晶シリコン層であ
る、不揮発性配列。
（７） 第（１）項の配列であつて、前記熱酸化物領域
が前記ゲ−ト絶縁体よりも厚くなつている、不揮発性配
列。
（８） 第（１）項の配列であつて、前記制御ゲ−ト
が、前記表面に沿つて前記ソ−ス列とラインと前記ドレ
イン列ラインに直交して延びる細長い行ラインの一部で
ある、不揮発性配列。
（９） 第（１）項の配列であつて、前記制御ゲ−トの
端部が前記浮遊ゲ−ト層の端部と揃つている、不揮発性
配列。
（10） 第（１）項の配列であつて、各々のセルの近辺
で、前記ソ−スまたはドレインとその上を覆う導体層と
の間にコンタクトの形成が行われない、不揮発性配列。
（11） 第（１）項の配列であつて、前記トンネル領域
の幅が酸化物エツチによつて調節できるようになつた、
不揮発性配列。
（12） 第（１）項の配列であつて、前記トンネル領域
が自己整合されている、不揮発性配列。
（13） 第（１）項の配列であつて、前記トレンチの底
表面が、前記半導体基板の前記表面の伝導型と同じ伝導
型の不純物をド−プされた領域を含む、不揮発性配列。
（14） 第（１）項の配列であつて、前記トレンチの少
なくとも一つが酸化物材料で充填されている、不揮発性
配列。
（15） 半導体基板の表面に列ラインを含み、前記表面
に行ラインを含む、不揮発性メモリ配列を製造するため
の方法であつて、 前記半導体基板の前記表面上に第１のライン領域を露
出するように、フオトレジスト層を形成すること、 前記半導体基板の伝導型と逆の伝導型の不純物を前記
表面へ選択的に注入して、前記表面上の前記第１のライ
ン領域中に第１のソ−ス列ラインを作成すること、 前記第１のソ−ス列ライン上に第１の熱酸化物領域を
成長させること、 前記表面上にフオトレジスト層をパタ−ン加工して、
前記第１のライン領域に隣接する第２のライン領域を露
出させ、また前記第２のライン領域から間隔を置いてそ
れに平行に形成された第３のライン領域を露出させるこ
と、 前記表面中へ前記逆の伝導型の不純物を選択的に注入
して、前記第２のライン領域中に第２のソ−ス列ライン
を作成し、また前記表面上の前記第３のライン領域中に
ドレイン列ラインを作成すること、 前記第２のソ−ス列ラインと前記ドレイン列ラインの
上に第２と第３の熱酸化物領域を成長させること、 前記表面上の前記第２のソ−ス列ラインと前記ドレイ
ン列ラインとの間の領域上に、前記第２と第３の熱酸化
物領域の厚さよりも薄い第１の厚さにゲ−ト酸化物被覆
を成長させること、 前記第１と第２の熱酸化物領域の間に窓を開けて、前
記窓中に前記第１の厚さよりも薄い第２の厚さにゲ−ト
酸化物を再成長させ、それによつてトンネル窓を作成す
ること、 前記表面上に第１の導電性層を取り付け、前記第１の
導電性層をパタ−ン加工して、前記第２のソ−ス列ライ
ンと前記ドレイン列ラインとの間のチヤネル領域上に浮
遊ゲ−トを残し、前記導電性層が前記第１、第２、第３
の熱酸化物領域と重なりを持つようにすること、 前記第１の導電性層、前記第１の熱酸化物領域、前記
第１のソ−ス列ラインを通つて延びるトレンチを形成
し、また前記第１の導電性層、前記第３の熱酸化物領
域、前記ドレイン列ラインを通つて延びるトレンチを形
成すること、 前記表面上に、前記第１の導電性層から絶縁され、そ
れを覆うように第２の導電性層を取り付けること、 前記第２の導電性層と前記第１の導電性層をパタ−ン
加工およびエツチし、浮遊ゲ−トを作成し、前記列ライ
ンに直交する行ラインを作成し、前記行ラインが前記浮
遊ゲ−トを覆う制御ゲ−トを含むようにすること、 を含む、方法。
（16） 第（15）項の方法であつて、前記第２の熱酸化
物領域と前記第３の熱酸化物領域との間の前記行ライン
間に溝を形成して、前記溝が前記第１の導電性層と前記
ゲ−ト酸化物を通つて延びるようにする、方法。
（17） 第（15）項の方法であつて、前記第２の酸化物
領域と前記第３の熱酸化物領域との間の前記行ライン間
に溝を形成して、前記溝が前記第１の導電性層と前記ゲ
−ト酸化物を通つて延びており、また前記溝の底の領域
が前記半導体基板の伝導型と同じ伝導型の不純物をド−
プされるようにする、方法。
（18） 第（15）項の方法であつて、前記半導体基板中
の前記第２の熱酸化物領域と前記第３の熱酸化物領域と
の間の前記行ライン間にLOCOSフイ−ルド酸化物領域を
形成して、前記LOCOS領域が前記第１のライン領域を露
出させる前記フオトレジスト層の形成に先だつて形成さ
れるようにする、方法。
（19） 第（15）項の方法であつて、前記半導体基板が
Ｐ型シリコンであり、前記逆の伝導型の不純物がＮ型で
ある、方法。
（20） 第（15）項の方法であつて、前記第１と第２の
導電性層がド−プされた多結晶シリコンである、方法。
（21） 第（15）項の方法であつて、前記逆の伝導型の
不純物が、前記窓中の前記ゲ−ト酸化物の再成長の後
に、前記トンネル窓中へ注入されようにする、方法。
（22） 半導体基板の表面中に列ラインを含み、前記表
面中に行ラインを含む不揮発性のメモリ配列を製造する
ための方法であつて、 フオトレジスト層を形成して、前記半導体基板の前記
表面上に第１のライン領域と第３のライン領域を露出さ
せ、前記第３のライン領域が前記第１のライン領域から
間隔を置いてそれに平行に形成されるようにすること、 前記半導体基板の伝導型と逆の伝導型の不純物を前記
表面中へ選択的に注入して、前記表面上の前記第１のラ
イン領域中に第１のソ−ス列ラインを作成し、また前記
半導体基板の前記表面上の前記第３のライン領域中にド
レイン列ラインを作成すること、 前記第１のソ−ス列ライン上に第１の熱酸化物領域を
成長させ、また前記ドレイン列ライン上に第３の熱酸化
物領域を成長させること、 前記表面上にフオトレジスト層をパタ−ン加工して、
前記第１のライン領域に隣接する第２のライン領域を露
出させること、 前記表面中へ前記逆の伝導型の不純物を選択的に注入
して、前記第２のライン領域中に第２のソ−ス列ライン
を作成すること、 前記第２のソ−ス列ライン上に第２の熱酸化物領域を
成長させること、 前記表面上の、前記第２のソ−ス列ラインと前記ドレ
イン列ラインとの間の領域上に、前記第２の酸化物領域
の厚さよりも薄い第１の厚さに、ゲ−ト酸化物被覆を成
長させること、 前記第１と第２の熱酸化物領域の間に窓領域を開口さ
せ、前記窓中にゲ−ト酸化物を、前記第１の厚さよりも
薄い第２の厚さに再成長させ、それによつてトンネル窓
を作成すること、 前記表面上に第１の導電性層と中間レベルの絶縁層を
取り付け、前記第１の導電性層と前記中間レベルの絶縁
層をパタ−ン加工して、前記第２のソ−ス列ラインと前
記ドレイン列ラインとの間の各チヤネル領域の少なくと
も一部の上に浮遊ゲ−ト層を残し、前記浮遊ゲ−ト層が
少なくとも前記第１と第２の熱酸化物領域と重なりを持
つように形成すること、 前記第１の熱酸化物領域と前記第１のソ−ス列ライン
を通つて延びるトレンチを形成し、また前記第３の熱酸
化物領域と前記ドレイン列ラインを通つて延びるトレン
チを形成すること、 前記表面上に、前記第１の導電性層から絶縁されてそ
れを覆うように第２の導電性層を取り付けること、 前記第２の導電性層と前記第１の導電性層をパタ−ン
加工およびエツチして浮遊ゲ−トを形成し、また前記列
ラインに直交する行ラインを形成して、前記行ラインが
前記浮遊ゲ−トを覆う制御ゲ−トを含むように形成する
こと、 を含む、方法。
（23） 第（22）項の方法であつて、前記第２の熱酸化
物領域と前記第３の熱酸化物領域との間の前記行ライン
間に溝を形成して、前記溝が前記第１の導電性層と前記
ゲ−ト酸化物とを通つて延びるようにする、方法。
（24） 第（22）項の方法であつて、前記第２の熱酸化
物領域と前記第３の熱酸化物領域との間の前記行ライン
間に溝を形成して、前記溝が前記第１の導電性層と前記
ゲ−ト酸化物を通つて延びるようにし、前記溝の底の領
域が前記半導体基板の伝導型と同じ伝導型の不純物をド
−プされるようにする、方法。
（25） 第（22）項の方法であつて、前記半導体基板中
の、前記第２の熱酸化物領域と前記第３の熱酸化物領域
との間の前記行ライン間にLOCOSフイ−ルド酸化物領域
を形成して、前記LOCOS領域が前記第１のライン領域を
露出させるための前記フオトレジスト層の形成に先だつ
て形成されるようにする、方法。
（26） 第（22）項の方法であつて、前記半導体基板が
Ｐ型シリコンであつて、前記逆の伝導型の不純物がＮ型
である、方法。
（27） 第（22）項の方法であつて、前記第１と第２の
導電性層がド−プされた多結晶シリコンである、方法。
（28） 第（22）項の方法であつて、前記トンネル窓中
へ前記ゲ−ト酸化物を再成長させた後に、前記窓中へ前
記逆の伝導型の不純物を注入するようにする、方法。
（29） 第（22）項の方法であつて、前記フオトレジス
ト層のパタ−ン加工に先行して、前記トレンチを形成
し、次に酸化物を充填するようにする、方法。
（30） 電気的に消去可能で、電気的にプログラム可能
なROMあるいはEEPROMが、分割ゲ−トを備えるか若しく
は備えていない浮遊ゲ−トトランジスタ10を用いて構築
される。浮遊ゲ−トトランジスタ10は、コンタクトフリ
−セル配置で、製造およびセル寸法の縮小を容易にする
ように、自己整合されたトンネル窓26または極微小な寸
法精度で位置決めされたトンネル窓26をソ−ス11のチヤ
ネルおよびドレイン12と反対の側に配置された形に形成
される。このセルにおいて、ビツトライン17,19は比較
的厚いシリコン酸化物24a,24b,24cの下に埋め込まれ、
浮遊ゲ−ト13はこの厚いシリコン酸化物の上に広がつて
いる。プログラミングと消去は、トンネル窓内の酸化物
中を電子をトンネリングさせることによつて行われる。
トンネル窓は、フアウラ−・ノルドハイムトンネリング
を許容するために、浮遊ゲ−トの下の酸化物の残りの部
分よりも薄い誘電体を含んでいる。個々のメモリセルの
間を電気的に分離して、セル密度を増大させるように、
トレンチと溝27,28が使用される。
【図面の簡単な説明】
第１図は、本発明の装置の回路を、部分的にブロツク図
で示した、模式図である。 第２図は、本発明の一つの実施例に従うメモリセルを有
する半導体チツプの一部分の平面図である。 第3a図から第3e図までは、第２図のラインａ−a,b−b,c
−c,d−d,e−ｅに沿つてとつた、第１図の半導体装置の
断面図である。 第4a図から第4f図までは、第２図に示したラインａ−ａ
に沿つてとつた、第１図の半導体装置の断面図であつ
て、それの製造工程を順に示している。 第5a図から第5e図までは、第２図に示したラインａ−ａ
に沿つてとつた、第１図の半導体装置の別の実施例の断
面図であつて、それの製造工程を順に示している。 第6a図から第6e図までは、本発明の半導体装置の分割ゲ
−ト例の断面図であつて、それの製造工程を示してい
る。 「参照符号」 10……浮遊ゲ−トトランジスタ 11……ソ−ス 12……ドレイン 13……浮遊ゲ−ト層 14……制御ゲ−ト 15……行ライン 16……行復号器 17……ソ−ス列ライン 18……ソ−ス列復号器 19……ドレイン列ライン 20……ドレイン列復号器 21……ライン 22……シリコン基板 23……浮遊ゲ−ト層 24……厚い酸化物層 25……ゲ−ト絶縁体 26……トンネル領域 27……トレンチ 28……溝 30……酸化物層 31……フオトレジスト層 32……遷移領域 33……フオトレジスト層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デビッド ジェイ．マックエルロイ アメリカ合衆国 テキサス州 ローゼン バーグ，ボックス 52‐ダブリュ，ルー ト １ (56)参考文献 特開 昭62−31177（ＪＰ，Ａ) 特開 昭61−281546（ＪＰ，Ａ) 特開 平３−60071（ＪＰ，Ａ) 特開 昭62−43180（ＪＰ，Ａ)

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】不揮発性メモリであって、 半導体基板の表面に形成されたソース列ラインを覆う第
    １と第２の熱酸化物領域であって、前記ソース列ライン
    が前記基板の下層材料の伝導型とは逆の伝導型にドープ
    された領域であり、前記ソース列ラインが個々のメモリ
    セルのソースを含んでいる、第１と第２の熱酸化物領
    域、 半導体基板の前記表面に、前記ソース列ラインから間隔
    を置いてそれと平行に形成されたドレイン列ラインを覆
    う第３の熱酸化物領域であって、前記ドレイン列ライン
    が前記基板の下層材料の伝導型とは逆の伝導型にドープ
    された領域であり、前記ドレイン列ラインが前記個々の
    メモリセルのドレインを含んでいる、第３の熱酸化物領
    域、 を含み、 前記個々のメモリセルの各々の前記ソースと前記ドレイ
    ンの各々が、前記表面上で、チャネル領域によって互い
    に空間を置いて配置されており、 前記メモリセルの各々が、前記チャネル領域の少なくと
    も一部を覆い、少なくとも前記第１と第２の熱酸化物領
    域の上に延びる浮遊ゲート層を有し、 前記浮遊ゲートがゲート絶縁体によって前記チャネル領
    域から分離されており、 前記メモリセルの各々が、前記表面に沿って前記浮遊ゲ
    ート層上に延びる制御ゲートを有しており、前記制御ゲ
    ートが絶縁体層によって前記浮遊ゲート層から分離され
    ており、 セルの列が、第１の隣接するセルの列から、前記第１の
    熱酸化物領域を通り、前記ソース列領域を通って延びる
    トレンチによって分離されており、セルの前記列がセル
    の第２の隣接列から、前記第３の熱酸化物領域を通り、
    前記ドレイン列領域を通って延びるトレンチによって分
    離されており、 前記セルの各々が、前記第１の熱酸化物領域と前記第２
    の熱酸化物領域との間のトンネル領域を有するようにな
    った、 不揮発性メモリ。
  2. 【請求項２】半導体基板の表面に列ラインを含み、前記
    表面に行ラインを含む、不揮発性メモリを製造するため
    の方法であって、 前記半導体基板の前記表面上に第１のライン領域を露出
    するように、フォトレジスト層を形成すること、 前記半導体基板の伝導型と逆の伝導型の不純物を前記表
    面へ選択的に注入して、前記表面上の前記第１のライン
    領域中に第１のソース列ラインを作成すること、 前記第１のソース列ライン上に第１の熱酸化物領域を成
    長させること、 前記表面上にフォトレジスト層をパターン加工して、前
    記第１のライン領域に隣接する第２のライン領域を露出
    させ、また前記第２のライン領域から間隔を置いてそれ
    に平行に形成された第３のライン領域を露出させるこ
    と、 前記表面中へ前記逆の伝導型の不純物を選択的に注入し
    て、前記第２のライン領域中に第２のソース列ラインを
    作成し、また前記表面上の前記第３のライン領域中にド
    レイン列ラインを作成すること、 前記第２のソース列ラインと前記ドレイン列ライン上に
    第２と第３の熱酸化物領域を成長させること、 前記表面上の前記第２のソース列ラインと前記ドレイン
    列ラインとの間の領域上に、前記第２と第３の熱酸化物
    領域の厚さよりも薄い第１の厚さにゲート酸化物被覆を
    成長させること、 前記第１と第２の熱酸化物領域の間に窓を開けて、前記
    窓中に前記第１の厚さよりも薄い第２の厚さにゲート酸
    化物を再成長させ、それによってトンネル窓を作成する
    こと、 前記表面上に第１の導電性層を取り付け、前記第１の導
    電性層をパターン加工して、前記第２のソース列ライン
    と前記ドレイン列ラインとの間のチャネル領域上に浮遊
    ゲートを残し、前記導電性層が前記第１、第２、第３の
    熱酸化物領域と重なりを持つようにすること、 前記第１の導電性層、前記第１の熱酸化物領域、前記第
    １のソース列ラインを通って延びるトレンチを形成し、
    また前記第１の導電性層、前記第３の熱酸化物領域、前
    記ドレイン列ラインを通って延びるトレンチを形成する
    こと、 前記表面上に、前記第１の導電性層から絶縁され、それ
    を覆うように第２の導電性層を取り付けること、 前記第２の導電性層を前記第１の導電性層をパターン加
    工およびエッチし、浮遊ゲートを作成し、前記列ライン
    に直交する行ラインを作成し、前記行ラインが前記浮遊
    ゲートを覆う制御ゲートを含むようにすること、 を含む、方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101383145B (zh) * 1998-01-26 2011-03-09 索尼公司 重现装置

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970000533B1 (ko) * 1990-12-20 1997-01-13 후지쓰 가부시끼가이샤 Eprom 및 그 제조방법
JP2655765B2 (ja) * 1991-05-29 1997-09-24 ローム株式会社 半導体装置
US5110756A (en) * 1991-07-03 1992-05-05 At&T Bell Laboratories Method of semiconductor integrated circuit manufacturing which includes processing for reducing defect density
US5618742A (en) * 1992-01-22 1997-04-08 Macronix Internatioal, Ltd. Method of making flash EPROM with conductive sidewall spacer contacting floating gate
US5412238A (en) * 1992-09-08 1995-05-02 National Semiconductor Corporation Source-coupling, split-gate, virtual ground flash EEPROM array
US5379255A (en) * 1992-12-14 1995-01-03 Texas Instruments Incorporated Three dimensional famos memory devices and methods of fabricating
JPH07161845A (ja) * 1993-12-02 1995-06-23 Nec Corp 半導体不揮発性記憶装置
JPH09505945A (ja) * 1994-09-13 1997-06-10 マクロニクス インターナショナル カンパニイ リミテッド フラッシュ・イーピーロム・トランジスタ・アレイおよびその製造方法
US5703387A (en) * 1994-09-30 1997-12-30 United Microelectronics Corp. Split gate memory cell with vertical floating gate
US5834358A (en) * 1996-11-12 1998-11-10 Micron Technology, Inc. Isolation regions and methods of forming isolation regions
US6060358A (en) * 1997-10-21 2000-05-09 International Business Machines Corporation Damascene NVRAM cell and method of manufacture
US6093946A (en) * 1998-02-20 2000-07-25 Vantis Corporation EEPROM cell with field-edgeless tunnel window using shallow trench isolation process
US6175147B1 (en) * 1998-05-14 2001-01-16 Micron Technology Inc. Device isolation for semiconductor devices
JP2001168306A (ja) * 1999-12-09 2001-06-22 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2001230390A (ja) * 2000-02-17 2001-08-24 Mitsubishi Electric Corp 半導体不揮発性記憶装置およびその製造法
US6448606B1 (en) * 2000-02-24 2002-09-10 Advanced Micro Devices, Inc. Semiconductor with increased gate coupling coefficient
JP2002359308A (ja) * 2001-06-01 2002-12-13 Toshiba Corp 半導体記憶装置及びその製造方法
WO2003071606A1 (fr) * 2002-02-21 2003-08-28 Matsushita Electric Industrial Co., Ltd. Memoire a semi-conducteurs et son procede de fabrication

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58130571A (ja) * 1982-01-29 1983-08-04 Hitachi Ltd 半導体装置
US4590504A (en) * 1982-12-28 1986-05-20 Thomson Components - Mostek Corporation Nonvolatile MOS memory cell with tunneling element
FR2562326B1 (fr) * 1984-03-30 1987-01-23 Bois Daniel Procede de fabrication de zones d'isolation electrique des composants d'un circuit integre
US4597060A (en) * 1985-05-01 1986-06-24 Texas Instruments Incorporated EPROM array and method for fabricating
JPS62123764A (ja) * 1985-11-25 1987-06-05 Hitachi Ltd 半導体装置
JPS6231177A (ja) * 1985-08-02 1987-02-10 Nec Corp 不揮発性半導体記憶装置
US4892840A (en) * 1986-03-27 1990-01-09 Texas Instruments Incorporated EPROM with increased floating gate/control gate coupling
US4698900A (en) * 1986-03-27 1987-10-13 Texas Instruments Incorporated Method of making a non-volatile memory having dielectric filled trenches
US4780424A (en) * 1987-09-28 1988-10-25 Intel Corporation Process for fabricating electrically alterable floating gate memory devices
JPH07120705B2 (ja) * 1987-11-17 1995-12-20 三菱電機株式会社 素子間分離領域を有する半導体装置の製造方法
US4905062A (en) * 1987-11-19 1990-02-27 Texas Instruments Incorporated Planar famos transistor with trench isolation
US4853895A (en) * 1987-11-30 1989-08-01 Texas Instruments Incorporated EEPROM including programming electrode extending through the control gate electrode
US4835115A (en) * 1987-12-07 1989-05-30 Texas Instruments Incorporated Method for forming oxide-capped trench isolation
US4924437A (en) * 1987-12-09 1990-05-08 Texas Instruments Incorporated Erasable programmable memory including buried diffusion source/drain lines and erase lines
US4951103A (en) * 1988-06-03 1990-08-21 Texas Instruments, Incorporated Fast, trench isolated, planar flash EEPROMS with silicided bitlines
US4947222A (en) * 1988-07-15 1990-08-07 Texas Instruments Incorporated Electrically programmable and erasable memory cells with field plate conductor defined drain regions
US4912676A (en) * 1988-08-09 1990-03-27 Texas Instruments, Incorporated Erasable programmable memory
JPH088313B2 (ja) * 1989-07-25 1996-01-29 株式会社東芝 不揮発性半導体記憶装置及びその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101383145B (zh) * 1998-01-26 2011-03-09 索尼公司 重现装置
CN101383146B (zh) * 1998-01-26 2011-03-09 索尼公司 重现装置

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