JPH04234174A - 不揮発性メモリ・セル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【関連出願との関係】この出願は、１９８９年６月２日
に出願されて、現在では放棄された米国特許出願番号第
０７／３６０，５５８号の継続出願である、１９９０年
８月１３日に出願された係属中の米国特許出願番号第０
７／５６８，６４６号と関連を有する。更にこの出願は
１９８９年６月３０日に出願された係属中の米国特許出
願番号第０７／３７４，３８１号及び１９９０年９月２
８日に出願された係属中の米国特許出願番号第０７／５
８９，３４２号とも関係を有する。これらの関係を有す
る出願も、出願人に譲渡されている。

【０００２】

【産業上の利用分野】この発明は不揮発性半導体メモリ
装置、更に具体的に云えば、浮動ゲート形の電気的に消
去可能で電気的にプログラム可能な固定メモリ（ＥＥＰ
ＲＯＭ）並びにこの装置の製法とプログラミング方法に
関する。

【０００３】

【従来の技術及び課題】米国特許第５，００８，７２１
号、同第５，０１７，９８０号及び同第５，０１２，３
０７号に記載されているＥＥＰＲＯＭは、構造が著しく
改善されると共に、寸法を小さくした不揮発性メモリ・
セルを作る方法となっている。こう云うセルを使うメモ
リ・チップは比較的低い電圧（大体＋５ボルト）の１つ
の外部電源を必要とする。ここに引用した他の米国特許
のメモリ・セルは、消去及びプログラミングにファウラ
・ノルドハイムのトンネル作用を利用する。

【０００４】米国特許第５，００８，７２１号に記載さ
れる不揮発性メモリ・セル構造では、浮動ゲート形セル
が分割ゲートと１つの離れたファウラ・ノルドハイム・
トンネル窓とを持っている。係属中の米国特許出願番号
第０７／５６８，６４６号に記載された不揮発性メモリ
・セル構造は分割ゲートがなく、離れた２つのファウラ
・ノルドハイム・トンネル窓を持ち、その一方が各々の
セルのソース側にあり、他方が各々のセルのドレイン側
にある。係属中の米国特許出願番号第０７／３７４，３
８１号及び米国特許第４，９４７，２２２号に記載され
ているメモリ・セル構造は、分割ゲートを持つ対のセル
構造をもつが、１つのファウラ・ノルドハイム・トンネ
ル窓と、プログラミングの間、対のセルの間を隔離する
為のフィールド板とを持っている。今述べた米国特許出
願及び米国特許のメモリ・セルはドレイン列線を共有し
、セルの列当たりに必要なビット線の数を２から僅か１
つ半に減少しており、こうしてセル当たりの所要面積を
減少している。今述べた係属中の米国特許出願及び米国
特許に記載されるセル構造のチャンネルは３つのサブチ
ャンネルに分割されており、直列接続された３つのサブ
チャンネルの各々の導電度が、フィールド板、浮動ゲー
ト及び制御ゲートによって夫々個別に制御される。

【０００５】一般的に、ＥＥＰＲＯＭメモリ・セルのト
ンネル窓絶縁体は、多数回、大体何万回かのプログラム
／消去サイクルの後に劣化する。この劣化により、浮動
ゲートが適切に充電され又は消去されるのが不安定にな
る。前に引用した係属中の米国特許出願番号第０７／５
６８，６４６号の様な２トンネル窓構造を使うと、各々
のセルの一方のトンネル窓をプログラムだけに使い、他
方のトンネル窓を消去だけに使えば、セルの寿命が一層
長くなる。然し、こう云うセルの行列のアレイに接続し
た時、一般的にプログラミング電流は、チャンネル領域
がプログラミングの間は導電している為に、一方のトン
ネル窓だけを流れない。更に、分割ゲートがない為に、
過剰消去されたセルの悪影響を防止又は除去する回路を
持っていなければならない。アレイに使う２トンネル窓
メモリ・セル構造として、プログラミング電流が２つの
トンネル領域の内の一方に局限され、消去電流が他方に
局限される様な形で、且つ過剰消去セルの防止又は補償
の為の余分の回路を必要としない様な形で使える２トン
ネル窓メモリ・セル構造に対する要望がある。

【０００６】

【課題を解決するための手段及び作用】この発明の一実
施例では、不揮発性メモリ・セル又はＥＥＰＲＯＭアレ
イは、各セルが２つのファウラ・ノルドハイム・トンネ
ル窓を持ち、各セルの２つのトンネル窓の内の一方がプ
ログラミングに使われ、２つのトンネル窓の他方が消去
に使われる様な形で構成される。

【０００７】この発明のＥＥＰＲＯＭアレイでは、各セ
ルはソース列領域を持ち、第１の導電型を持つ半導体層
にソースが形成される。ソース列領域は反対の第２の導
電型である。セルは半導体層に形成されたドレインを持
つドレイン列領域をも含む。ドレイン列領域は第２の導
電型であって、ソース列領域から隔たっている。ソース
及びドレインがチャンネルを限定し、このチャンネルは
第１，第２及び第３のサブチャンネルを含む。ソース列
領域及びドレイン列領域が熱絶縁体領域の下に埋設され
る。

【０００８】フィールド板の少なくとも一部分が第１の
サブチャンネルの上に配置されていて、それから絶縁さ
れ、フィールド板に電圧が印加された時、第１のサブチ
ャンネルを非導電にする。この電圧は基板の電圧以下で
ある。基板に対して正の読取電圧をフィールド板に印加
した時、第１のサブチャンネルが導電させられる。

【０００９】浮動ゲートが、ソース及びドレインを形成
した半導体層の面の上に配置され、それから絶縁されて
おり、浮動ゲートは、一実施例では、フィールド板と重
なっていて、それから絶縁されている。浮動ゲートの第
１の部分が第２のサブチャンネルの上に配置されていて
、それから絶縁され、浮動ゲートに十分な大きさの負の
電荷が存在する時、それを非導電にする。浮動ゲートの
第２の部分が、ソースを含むソース列領域の上に形成さ
れた熱絶縁体領域の上を伸びる。浮動ゲートの第３の部
分が、同一の隣接するセルのドレインを含めたドレイン
列領域の上に形成された熱絶縁体領域の上を伸びる。 第１のトンネル窓が浮動ゲートの第２の部分とセルのソ
ース列領域の延長部の間に形成される。第２のトンネル
窓が浮動ゲートの第３の部分と隣接するセルのドレイン
列領域の延長部との間に形成される。隣接するセルのソ
ース及びドレイン領域は厚手のフィールド絶縁体によっ
て隔てられている。

【００１０】制御ゲートの第１の部分が浮動ゲートの上
に形成されていて、それから絶縁され、それに容量結合
され、この為、予定のプログラミング電圧がソース、ド
レイン、制御ゲート及びフィールド板に印加された時、
浮動ゲートはソース列線の延長部に隣接するトンネル窓
を介して（例えば負の電荷が）プログラムされる。同様
に、予定の消去電圧がソース、ドレイン、制御ゲート及
びフィールド板に印加された時、浮動ゲートが隣接する
セルのドレイン列線の延長部に隣接するトンネル窓を介
して消去される。制御ゲートの第２の部分が第３のサブ
チャンネルの上に配置されていて、それから絶縁され、
制御ゲートに電圧が印加された時、それを非導電にする
。この電圧は基板の電圧以下である。基板に対して正で
ある電圧が制御ゲートに印加された時、第３のサブチャ
ンネルが導電させられる。

【００１１】この発明に特有と考えられる新規な特徴は
特許請求の範囲に記載してあるが、この発明自体、並び
にその他の目的及び利点は、以下図面について特定の実
施例を説明する所から最も良く理解されよう。

【００１２】

【実施例】図１には、この発明のメモリ・セルのアレイ
が示されている。このセルはメモリ・チップの一体の一
部分である。各々のセルは、ソース１１、ドレイン１２
、浮動ゲート１３及び制御ゲート１４を持つ浮動ゲート
・トランジスタ１０である。セルの１行にある各々の制
御ゲート１４が行線１５に接続され、各々の行線１５が
行復号器１６に接続される。セルの１つの列にある各々
のソース１１が多数の平行なソース列線１７の内の１つ
に接続され又はその中に含まれており、各々のソース列
線１７が、ソース列線復号回路を含むフィールド板／列
復号器１８に接続されている。セルの１列にある各々の
ドレインが、多数の平行なドレイン列線１９の１つに接
続され又はその中に含まれており、各々のドレイン列線
１９が、ドレイン列線復号回路を含むフィールド板／列
復号器１８に接続されている。ソース列線１７及びドレ
イン列線１９は行線１５に対してある角度で形成されて
いる。

【００１３】２つのファウラ・ノルドハイム・トンネル
窓区域が各々のセル１０の浮動ゲート１３の下にある。 第１のファウラ・ノルドハイム・トンネル窓が、各々の
セル１０のソース１１に接続されたソース列線１７の延
長部の上に設けられている。第２のファウラ・ノルドハ
イム・トンネル窓が、隣接するセル１０のドレイン１２
に接続されたドレイン列線１９の延長部の上に配置され
ている。

【００１４】更に、各々のセル１０がフィールド板２０
を有する。各々のフィールド板２０はフィールド板列線
２１に接続され又はその一部分であり、各々のフィール
ド板列線２１が他の列線復号回路と共にフィールド板列
切換回路を含むフィールド板／列復号器１８に接続され
ている。フィールド板／列復号器１８がソース列線及び
ドレイン列線回路と共にフィールド板列線切換回路を含
むものとして示されているが、この回路はメモリ・アレ
イの面の上に分布していても良いし、並びに／又は別個
のマイクロプロセッサに設けられていても良い。

【００１５】「フラッシュ」消去モードの間、フィール
ド板／列復号器１８が、電源電圧Ｖｃｃ（約＋５ボルト
）の様な正の電圧を全てのドレイン列線１９に印加する
様に作用する。フィールド板／列復号器１８は、基準電
位Ｖｓｓ又は負の電圧を全てのフィールド板列線２１に
印加する様に作用し得るし、或いは復号器１８は全ての
フィールド板列線２１を浮動させることができる。フィ
ールド板／列復号器１８は、基準電圧Ｖｓｓを全てのソ
ース列線１７に印加する様にも作用する。行復号器１６
が高い負の電圧Ｖｅｅ（約−１１ボルト）を全ての行線
１５に印加する様に作用する。全てのプログラムされた
セルの浮動ゲート１３から過剰の電子が取除かれる。 フィールド板２０は、消去サイクルの間、セル１０のソ
ース１１及びドレイン１２の間の導電を防止する。フラ
ッシュ消去動作を使ってメモリ・アレイ全体を消去する
ことができるし、或いは追加の回路を用いて、メモリ・
アレイの１つ又は更に多くの個別のブロックを消去する
ことができる。全ての行線１５にＶｅｅを印加した状態
で、適当なドレイン列線１９（消去の為に選択されたセ
ル１０の列に隣接する）を＋５ボルトに付勢すると共に
、全てのソース列線１７、他の全てのドレイン列線１９
、及び隣接するセルの少なくともフィールド板列線を基
準電位Ｖｓｓに保つことにより、列毎のブロック消去を
行なうことができる。単に選ばれた行１５にＶｅｅを印
加し、選択されなかった全ての行１５にＶｓｓを印加し
、全てのドレイン列線１９に＋５ボルトを印加し、全て
のソース列線１７にＶｓｓを印加し、全てのフィールド
板列線２１にＶｓｓを印加することにより、行毎のブロ
ック消去を行なうことができる。分割ゲート形セルを持
つ全てのアレイの場合と同じく、過剰消去は問題ではな
い。これは、過剰消去されたセルがあっても、そのチャ
ンネルは、チャンネル（基板）電圧に等しい、Ｖｓｓの
様な電圧を制御ゲートに印加することによって、非導電
にされるからである。

【００１６】読取モードでは、フィールド板／列復号器
１８は、入力２２ｄの信号並びに制御回路２３からの信
号に応答して、電源電圧Ｖｃｃ（約＋５ボルト）の様な
正の電圧を少なくとも、選ばれたセル１０に接続された
フィールド板列線２１に印加する様に作用する（正の電
圧は全てのフィールド板列線２１に印加しても良い）。 選ばれたフィールド板列線２１にＶｃｃを印加すると、
フィールド板２０の下にある第１のサブチャンネルが導
電させられる。行復号器１６は、入力２２ｒの行アドレ
ス信号並びに制御回路２３からの信号に応答して、選ば
れたセル１０の制御ゲート１４を含む選ばれた行線１５
に予め選ばれた読取電圧Ｖｒｅ１（約＋３ボルト）を印
加する様に作用する。予め選ばれた第１の読取電圧Ｖｒ
ｅ１は、それがセル１０の制御ゲート１４にあっても、
そのセル１０の浮動ゲート１３がプログラムされず、し
かもそのセル１０の第３のサブチャンネルを導電させる
様に選ぶべきである。該当する場合、第１の読取電圧Ｖ
ｒｅ１は、それがセル１０の制御ゲート１４にあっても
、そのセル１０の浮動ゲート１３を消去しない様にも選
ぶべきである。フィールド板／列復号器１８は、入力２
２ｄの列アドレス信号及び制御回路２３からの信号に応
答して、予め選ばれた第２の読取電圧Ｖｒｅ２（約＋１
乃至＋１．５ボルト）を、選ばれたセル１０のドレイン
領域１２を含む選ばれたドレイン列線１９に印加する様
に作用する。フィールド板／列復号器１８は全てのソー
ス列線１７をアース（又はＶｓｓ）に接続する様に作用
する。行復号器１６は、入力２２ｒの信号及び制御回路
２３からの信号に応答して、低い電圧（アース又はＶｓ
ｓ）を選択されなかった行線１５に印加し、それらの選
択されなかった行にあるセルの第３のサブチャンネルを
非導電にする様に作用する。選択されたセルは、プログ
ラムされた状態にある浮動ゲートを持つ場合、第２のサ
ブチャンネルが非導電にされる。即ち、第１，第２及び
第３のサブチャンネルを介してドレインとソースの間に
電流が流れず、“０”が感知される。選択されたセル１
０は、プログラムされていない状態にある浮動ゲートを
持っていれば、第２のサブチャンネルが導電させられる
。即ち、電流が第１，第２及び第３のサブチャンネルを
介してドレインとソースの間を流れ、“１”が感知され
る。この電流の流れの有無はデータ出力端子に接続され
たセンスアンプ（図面に示してない）によって検出する
ことができる。上に述べた例に於けるソース１１及びド
レイン１２の各領域に対する接続は互換性があり、第２
の読取電圧Ｖｒｅ２をソース１１に印加すれば、データ
をソース端子で感知することができる。

【００１７】次に図２について説明すると、書込み又は
プログラム・モードでは、フィールド板／列復号器１８
が、入力２２ｄのフィールド板／列アドレス信号並びに
制御回路２３（これは外部に設けたマイクロプロセッサ
を含んでいて良い）からの信号に応答して、予め選ばれ
たブロック電圧（Ｖｓｓ、アース又は負の電圧）を少な
くとも、プログラミングの為に選ばれたセル１０を含む
セル１０の列のフィールド板２０に印加する様に作用す
る（予め選ばれたブロック電圧Ｖｓｓは、メモリ・アレ
イにある全てのフィールド板列線２１に印加することが
できる）。プログラミング・サイクルの最初の部分の任
意の便利な時に、フィールド板／列復号器１８が、入力
２２ｄの信号及び制御回路２３からの信号に応答して、
基準電圧（Ｖｓｓ、基準電位、又は正でない値）を、プ
ログラミングの為に選ばれたセル１０のソース領域１１
を含む選ばれたソース列線１７に印加する様に作用する
。プログラム動作が開始された時に、行線１５には行復
号器１６から読取電圧Ｖｒｅ１を印加することができる
。

【００１８】プログラミング動作の初めに、行復号器１
６が、入力２２ｒの信号及び制御回路２３からの信号に
応答して、第１の予め選ばれた電圧Ｖｈｓ１（約＋７乃
至＋１０ボルト）を全ての制御ゲート１４を含む全ての
行線１５に印加する様に作用する（便宜上、約＋５ボル
トの電源電圧Ｖｃｃの様な第２の値を持つＶｈｓ１を、
この工程の間、選ばれた行線１５に印加することができ
る）。第１の予め選ばれた電圧Ｖｈｓ１は、選択されな
かった行線１５に関連する浮動ゲート１３が、選択され
なかったセル１０のソース１１及びドレイン１２に接続
された基準電圧Ｖｓｓでプログラムされないくらい、基
準電圧Ｖｓｓに十分近くすべきである。

【００１９】プリチャージ期間Ｔｐｃの後、フィールド
板／列復号器１８が、入力２２ｄの信号及び制御回路２
３からの信号に応答して、第２の予め選ばれた電圧Ｖｈ
ｓ２（Ｖｓｓより約＋７乃至＋７ボルト高い）を、選択
されたセル１０に接続されたソース列線１７を除く全て
のソース列線１７及び全てのドレイン列線１９に印加す
る様に作用する。第２の予め選ばれた電圧Ｖｈｓ２は、
選択されたセル１０のドレイン１２側でプログラミング
が行なわれない様にすると共に、選択された行線１５に
接続される選択されていない、プログラムされないセル
１０が誤ってプログラムされるのを防止する。第１及び
第２の予め選ばれたプログラミング電圧は同じであって
よく、電圧の差が、選択された又は選択されなかった行
線１５にある予めプログラムされたセルのプログラム解
除を招かないくらいである様に選ぶべきである。この時
、第２の予め選ばれた電圧Ｖｈｓ２を選ばれたソース列
線１７に印加して、選ばれたセル１０のプログラミング
を防止する（選択されたセル１０に“１”を書込む）こ
とが出来る。

【００２０】第１の遅延期間Ｔｏ１の後、行復号器１６
が、入力２２ｒの行アドレス信号及び制御回路２３から
の信号に応答して、予め選ばれた第３のプログラミング
電圧Ｖｐｐ（約＋１６乃至＋１８ボルト）を、プログラ
ミングの為に選択されたセル１０の制御ゲート１４を含
む選択された行線１５に印加する様に作用する。第３の
プログラミング電圧Ｖｐｐを制御ゲート１４に徐々に印
加して、選択されたセル１０に電圧によって誘起される
ストレスを減少することができる。プログラミング期間
Ｔｐｒｏの後、選択された行線１５に印加される電圧を
第３のプログラミング電圧Ｖｐｐから第１のプログラミ
ング電圧Ｖｈｓ１（これは選択された行線１５に対する
Ｖｃｃであって良い）まで下げる。

【００２１】第２の遅延期間Ｔｏ２の後、選択されなか
ったソース列線１７及び全てのドレイン列線１９に印加
された電圧を第２のプログラミング電圧Ｖｈｓ２から基
準電圧Ｖｓｓへ下げる。

【００２２】放電期間Ｔｄｃの後、選択された並びに選
択されなかった行線１５に印加された電圧を第１のプロ
グラミング電圧Ｖｈｓ１から第１の読取電圧Ｖｒｅ１（
又はＶｓｓ）へ下げる。

【００２３】ブロック電圧Ｖｓｓは、少なくとも、選択
されたセル１０のソース１１及びドレイン１２の間の導
電を防止する為に第３のプログラミング電圧Ｖｐｐが印
加される期間の間は、選択されたセル１０のフィールド
板２０にそのまま掛っており、勿論、ソース１１及びド
レイン１２が異なる電位にあっても良いプログラミング
・サイクル中の任意の時も、フィールド板２０に掛った
ままである。

【００２４】予め選ばれた第３のプログラミング電圧Ｖ
ｐｐは、電子がファウラ・ノルドハイム・トンネル作用
により選択された浮動ゲート１３へ移動し、その結果と
して、選択されたこの浮動ゲート１３をプログラムする
くらいに、基準電圧Ｖｓｓ（第４のプログラミング電圧
）から十分に異なっていなければならない。選択された
セル１０の浮動ゲート１３が電子で充電され、これらの
電子がセル１０の浮動ゲート１３の下にあるソース・ド
レイン通路を非導電にする。これは“０”ビットとして
読取られる状態である。図２の電圧−時間特性は例示の
為に直線の線分で示されているが、実際の電圧の過渡状
態は容量充電及び容量放電の形を持つ。

【００２５】フィールド板２０は、ドレイン１２の近く
ではなく、各々のセル１０のソース１１の近くに形成す
ることができる。従って、この明細書で云う「ソース」
及び「ドレイン」と云う用語は互換性がある。

【００２６】便宜の為、読取、書込み及び消去電圧の表
を下記の表に示す。この表１では、ソース側のトンネル
窓をプログラミングに使っており、ドレイン側のトンネ
ル窓が消去の為に使われている。

【表１】

【００２７】次に図３及び図４ａ乃至図４ｄには、シリ
コン基板の様な半導体本体２４の面に電気的に消去可能
な、電気的にプログラム可能なメモリ・セル１０のアレ
イが形成されることが示されている。基板２４のごく小
さい一部分しかこれらの図には示していない。セル１０
は、こう云うセル１０の非常に多数からなるアレイの一
部分であることを承知されたい。多数の制御ゲート１４
／行線１５が、基板２４の面に沿って伸びる第３レベル
の多結晶シリコン（ポリシリコン）・ストリップによっ
て形成されている。制御ゲート１４がレベル間絶縁体２
５によって浮動ゲート１３から隔てられている。ソース
列領域又は線１７が面内の第１の熱絶縁体領域２６ａの
下に形成されている。ドレイン列領域又は線１９が面内
の第２の熱絶縁体領域２６ｂの下に形成されている。ド
レイン列線１９はソース列線１７と平行であって、それ
から隔たっている。これらの埋込み列領域又は線１７，
１９は、各々のセル１０に対するソース１１を含むと共
に、各々のセル１０に対するドレイン１２を含む。フィ
ールド板２０が各々のセル１０の第１のサブチャンネル
２７ａの上、並びに熱絶縁体領域２６ｂの少なくとも一
部分の上を伸びている。フィールド板２０は、フィール
ド板列線２１に印加された電圧に応じて、第１のサブチ
ャンネル２７ａを導電状態から非導電状態に切換える様
に作用する。各々のセル１０に対する浮動ゲート１３が
、相隔たるソース１１及びドレイン１２の間の第２のサ
ブチャンネル２７ｂに延びているのと同じ第１レベルの
ポリシリコン層によって形成される。各々の浮動ゲート
１３は、熱絶縁体領域２６ａの上をも伸び、セル１０と
隣接するセル１０の間で厚手のＬＯＣＯＳフィールド酸
化物領域２８の上を伸び、そして隣接するセル１０の熱
絶縁体領域２６ｂの少なくとも一部分の上を伸びる。 厚手のＬＯＣＯＳフィールド酸化物領域２８が隣合った
セル１０を電気的に隔離する。フィールド板２０は、随
意選択のフィールド板絶縁層２９によってセル１０の浮
動ゲート１３から隔てられている。酸化物層の様なゲー
ト絶縁体３０がサブチャンネル２７ａ，２７ｂ，２７ｃ
の上に形成される。セル１０に対する浮動ゲート層１３
の「水平方向」又は行方向の２つの縁が、行線１５の縁
と整合している。説明の便宜上、図３では縁が若干ずれ
ている様に示されている。

【００２８】プログラミングに使う為の第１のファウラ
・ノルドハイム・トンネル窓３１が、熱絶縁体領域２６
ａと、隣合ったセル１０の間のＬＯＣＯＳフィールド酸
化物領域２８との間でソース列線１７の延長部の上に形
成されている。消去の為の第２のファウラ・ノルドハイ
ム・トンネル窓３１が、隣接したセル１０の熱絶縁体領
域２６ｂとＬＯＣＯＳフィールド酸化物領域２８の間で
隣接したセル１０のドレイン列線１９の延長部の上に形
成されている。トンネル窓３１の絶縁体は、チャンネル
に於ける約３５０Ａの酸化物誘電体層３０に比べて、約
１００Ａの一層薄手の酸化物層によって形成することが
できる。プログラミング及び消去は、この構造を用いる
と、比較的低い外部から印加した電圧で行なうことがで
きる。制御ゲート層１４と浮動ゲート層１３の間の静電
容量は、浮動ゲート層１３とソース１１又は基板１４の
間の静電容量に比べると、浮動ゲート層１３が熱絶縁体
領域２６ａ、ＬＯＣＯＳフィールド酸化物領域２８及び
隣接する熱絶縁体領域２６ｂの一部分に亘って伸びる為
に、一層有利である。従って、制御ゲート１４とソース
列線１７又はドレイン列線１９の何れかの間に印加され
たプログラミング／消去電圧のより大きな部分が、浮動
ゲート層１３と列線１７，１９の間に現われる。フィー
ルド板絶縁体２９はレベル間絶縁体２５より一層厚手に
して、フィールド板２０と行線１５の間の電界を弱める
と共に、積重ねエッチ工程でフィールド板列線２１を保
護する。セル１０は、セル１０自体の近辺にソース／ド
レイン接点を必要としないという意味で、「接点なし」
と呼ばれる。

【００２９】図３に示す様に、隣接した行にあるセル１
０のチャンネルは、ＬＯＣＯＳフィールド酸化物領域３
２によって電気的に隔離することができる。この代わり
に、隣接したセル１０のチャンネルは、例えば、やはり
出願人に譲渡された米国特許第５，０１７，９８０号に
記載されている様に、ＬＯＣＯＳフィールド酸化物領域
３２と同じ領域にＰ形ドーパントを使った接合隔離によ
って、電気的に隔離することができる。

【００３０】セル１０のアレイが「仮想アース回路」形
ではないことに注意されたい。即ち、セル１０の１つの
列には、ソース１１に対する専用のソース列１７があり
、セル１０の１つの列にはドレイン１２に対する専用の
ドレイン列線１９がある。

【００３１】図１，図３及び図４ａ乃至図４ｄの装置の
製法を図５ａ乃至５ｅについて説明する。出発材料は、
Ｐ形シリコンのスライスであり、その（Ｐ−）エピタキ
シャル半導体層又は基板２４は極く小さい一部分にすぎ
ない。スライスは例えば直径が６インチであるが、図３
に示す部分は僅か数ミクロン幅である。アレイの周辺の
トランジスタを作る為に、多数のプロセス工程が実施さ
れるが、それはここでは説明しない。例えば、メモリ装
置は、周辺トランジスタを作る従来の方法の一部分とし
て、基板２４内に形成されたＮ形井戸及びＰ形井戸を持
つ相補形電界効果形であって良い。

【００３２】図５ａに示す様に、Ｐ−基板２４の面に、
酸化物層３３ａ、次に窒化物層３４を形成する。窒化物
層３４をパターン決めして、ＥＥＰＲＯＭセル１０に対
する能動装置区域を限定する様にエッチする。次に基板
層２４を、約８×１０１２ｃｍ−２の量で約７０乃至１
５０ｋｅＶ　のエネルギでの硼素の打込みを実施して選
択的にドープすることにより、Ｐ−チャンネル・ストッ
パ領域３５を作る。その後、局部酸化方法により、基板
２４を任意の普通の方法を用いて数時間蒸気に露出する
ことにより、厚手のフィールド酸化物領域２８を約９，
０００乃至１１，０００Ａの厚さに熱成長させる。厚手
のフィールド酸化物領域２８が隣接する窒化物層３４の
縁の下に成長し、尖った移行部の代わりに、鳥の嘴を作
る。

【００３３】図５ｂについて説明すると、窒化物層３４
及び酸化物層３３ａを除去する。フォトレジスト層（図
面に示していない）をデポジットし、約６×１０１５ｃ
ｍ−２の量及び約１３５ｋｅＶ　のエネルギでの砒素の
打込みによって、基板層２４を選択的にドープする為の
打込みマスクとして作用する様にパターン決めする。こ
の打込みにより、ソース１１及びドレイン１２を含めて
、ソース列領域又は線１７とドレイン列領域又は線１９
とができる。ソース列線１７よりドレイン列線１９の打
込みの後、洗浄工程、アニール工程、及び８００乃至９
００℃の蒸気を用いたもう１回の熱工程を実施して、熱
絶縁体領域２６ａ，２６ｂを差別的に成長させる。熱酸
化物領域２６ａ，２６ｂは、約２，５００乃至３，５０
０Ａの厚さに成長させる。同時に、ドレイン１２とソー
ス１１の間の新しい酸化物絶縁体層３３ｂを約２００乃
至３００Ａの厚さに成長させる。

【００３４】鳥の嘴が形成された区域では、初めに形成
された厚手のフィールド酸化物領域２８の縁が砒素の打
込みをマスクしており、この為濃度は一層低い。移行区
域３６が鳥の嘴の区域に形成される。これは、こう云う
区域の酸化物の成長が熱酸化物領域２６ａ，２６ｂの成
長より少ないからである。その結果、移行区域３６の酸
化物の厚さは、熱絶縁体領域２６ａ，２６ｂの厚さや、
フィールド酸化物領域２８の厚さよりも一層小さい。

【００３５】ここで、セルフアライン閾値電圧調節用打
込みを熱絶縁体領域２６ａ，２６ｂの間の区域で実施す
ることができる。

【００３６】図５ｃについて説明すると、移行区域３６
にトンネル窓が形成される。これは、フォトレジストを
マスクとして使って、移行区域３６の上の酸化物をシリ
コンに達するまでエッチし、その後トンネル窓の為の一
層薄手の酸化物絶縁体層を再成長させることによって行
なわれる。これによって、厚さが約１００Ａの窓絶縁体
層３１ができる。この酸化が行なわれる時、ゲート酸化
物層３０は、この工程より前の厚さに応じて、約３５０
Ａまで成長するが、これは上に述べた様に調節すること
ができる。移行区域３６の酸化物のエッチングの前に、
トンネル窓区域３１を介して燐ドーパントの軽い打込み
を用いて、列線１７，１９の延長部を形成し、セルの動
作を改善することが好ましい。移行区域３６の面が彎曲
している為、トンネル窓３１の幅は、移行区域３６を介
してのエッチングの時間の長さを変えることによって制
御することができる。このセルフアラインの写真製版形
の窓が、例えば係属中の米国特許出願番号第０７／３６
０，５５８号に記載されている。

【００３７】図５ｃに戻って説明すると、フィールド板
２０及び浮動ゲート１３になる、多結晶シリコン（ポリ
シリコン）の導電層Ｐ１がスライスの面の上にデポジッ
トされる。この導電層Ｐ１は、約２，０００乃至３，５
００Ａの厚さにデポジットする。ポリシリコン層（これ
は“ポリ１”層とも呼ばれる）はそれを導電状態にする
様に強くドープする。これを例えば、デポジットした後
、ポリシリコン層にＮ＋ドーパントを加えることによっ
て達成することができる。フィールド板絶縁体層２９に
なる随意選択の比較的厚手の酸化物絶縁体層（又は酸化
物−窒化物絶縁体層又は酸化物−窒化物−酸化物絶縁体
層）が、「ポリ１」層Ｐ１の上にデポジットされる。 その後、フォトレジストを用いて絶縁体層２９のパター
ン決めをし、浮動ゲートのストリップ１３になる部分の
上には及ばないが、少なくともフィールド板２０を含む
フィールド板列線２１となる部分の上に、比較的厚手の
絶縁ストリップを形成するようにエッチングが行われる
。その後、第１のポリシリコン層Ｐ１を含めて、この構
造の上にレベル間絶縁体層２５を形成する。レベル間絶
縁体層２５は酸化物層、酸化物−窒化物−酸化物層又は
その他の適当な絶縁体材料の層であって良い。

【００３８】図５ｄについて説明すると、第１のポリシ
リコン層Ｐ１、随意選択の絶縁体ストリップ２９及びレ
ベル間絶縁体層２５がフォトレジストを用いてパターン
決めされ、列線１７，１９と平行な浮動ゲート・ストリ
ップ１３及びフィールド板列線２１を形成する様にエッ
チされる。フィールド板２０の内、ソース１１とドレイ
ン１２の間の区域の上を伸びる部分が、第１のサブチャ
ンネル２７ａを構成する。浮動ゲート・ストリップ１３
の内、ソース１１及びドレイン１２の間の区域の上を伸
びる部分が、第２のサブチャンネル２７ｂを構成する。 ソース１１及びドレイン１２の間にある区域の残りの部
分が、第３のサブチャンネル２７ｃを構成する。フィー
ルド板２０及び浮動ゲート・ストリップ１３のエッチン
グの間並びに／又はその後、第２のサブチャンネル２７
ｂの上の酸化物層３３ｂを除去する。フィールド板列線
２１は、この工程の間、「ポリ１」層を適当にマスクす
ることにより、互いに接続することができる。

【００３９】浮動ゲート１３及びフィールド板列線２１
（フィールド板２０を含む）を形成するストリップの縁
は、普通の手順を用いて、側壁酸化物領域を形成するこ
とによって保護することができる。

【００４０】図５ｄに戻って説明すると、酸化物の様な
比較的薄手の絶縁体層３０が、普通の方法を用いて、こ
の構造の上に成長させられ又はその他の方法で形成され
る。この工程の間、フィールド板２０（並びにフィール
ド板列線２１）の露出した縁並びに浮動ゲート１３の露
出した縁は絶縁物で被覆され、前に述べた側壁酸化物工
程を省略した場合に必要な電気的な隔離を施こす。この
段階で、絶縁体層３０は約３００乃至５００Ａの厚さで
あって良い。フィールド板層２０の縁の上の酸化物絶縁
体は、ドープされていない単結晶シリコンと強くドープ
したポリシリコンの間の酸化速度比を適当に調節すれば
、３００乃至５００Ａよりかなり厚手になる。

【００４１】次に図５ｅについて説明すると、制御ゲー
ト１４／行線１５となる第２の多結晶シリコン層（「ポ
リ２」）が、スライスの面の上にデポジットされ、Ｎ＋
になる様に強くドープされる。釉薬除去の後、（イ）第
２のポリシリコン層１４，１５、（ロ）レベル間絶縁体
層２５及び（ハ）第１のポリ・ストリップ１３への積重
ねのエッチを実施する。この積重ねのエッチにより、図
３及び図４ｂ乃至４ｄに示す様に、互いに略平行に伸び
ると共に、列線１７，１９，２１に対して或る角度で伸
びる複数個の細長い制御ゲート１４／行線１５が構成さ
れる。この同じ積重ねエッチが、浮動ゲート１３の残り
の縁を分離し且つ限定する。フィールド板２０がフィー
ルド板絶縁体層２９によってマスクされ、細長い導体で
あり続ける。

【００４２】図６は随意選択のフィールド板絶縁体２９
がない時の図５ｅの装置を示す。図６の装置は、１つの
工程は単一層ポリシリコン・エッチ領域に対し、そして
もう１つの工程は２重層ポリシリコン・エツチ領域に対
しての２つの工程からなる積重ねエッチ手順を用いて構
成することができる。

【００４３】この発明の別の好ましい実施例の装置を作
る方法を図７ａ乃至７ｆについて説明する。前と同じく
、出発材料はＰ−形シリコンのスライスであり、その内
の（Ｐ−）エピタキシャル半導体層又は基板２４は極く
小さい一部分にすぎない。

【００４４】図７ａに示す様に、図５ａについて述べた
手順並びに前に述べた実施例に従って、Ｐ−基板２４の
面の上に酸化物層３３ａ、次に窒化物層３４が成長させ
られ又はデポジットされる。

【００４５】図７ｂについて説明すると、窒化物層３４
及び酸化物層３３ａが除去され、図５ａについて述べた
手順、並びに前に述べた実施例の様にして、埋込みソー
ス列領域又は線１７、埋込みドレイン列領域又は線１９
及び厚手のフィールド酸化物領域２８が形成される。こ
こで、構造は、厚手のフィールド絶縁体２８と熱酸化物
領域２６ａ，２６ｂの間の移行区域３６を含む。やはり
方法のこの時点で、必要により、熱絶縁体２６ａ，２６
ｂの間の区域に、セルフアラインの閾値電圧調整用の打
込みを実施することができる。

【００４６】次に図７ｃについて説明すると、フィール
ド板２０になる多結晶シリコン（ポリシリコン）の導電
層がスライスの面の上にデポジットされる。この導電層
は約２，０００乃至３，５００Ａの厚さにデポジットさ
れる。ポリシリコンの導電層（これは「ポリ１」層とも
呼ばれる）はそれを導電性にする様に強くドープされる
。これは例えば、デポジットした後のポリシリコン層に
Ｎ＋ドーパントを加えることによって達成することがで
きる。フィールド板絶縁体層２９となる比較的厚手の酸
化物絶縁体層（又は酸化物−窒化物絶縁体層又は酸化物
−窒化物−酸化物絶縁体層）が「ポリ１」層の上にデポ
ジットされる。絶縁層２９はこの後フォトレジストを用
いてパターン決めし、フィールド板２０及びフィールド
板絶縁体２９を含むフィールド板列線２１を形成する様
にエッチングが行なわれる。フィールド板２０の内、ソ
ース１１及びドレイン１２の間の区域の上を伸びる部分
が、第１のサブチャンネル２７ａを構成する。ソース１
１及びドレイン１２の間の区域の残りが、第２のサブチ
ャンネル２７ｂ及び第３のサブチャンネル２７ｃを含む
。フィールド板２０のエッチングの間、第２のサブチャ
ンネル２７ｂ及び第３のサブチャンネル２７ｃとなる部
分の上にある酸化物層３３ｂが除去される。この工程の
間、「ポリ１」層の適当なエッチングにより、フィール
ド板列線２１を互いに接続することができる。

【００４７】厚手のフィールド板絶縁体２９が、この発
明のこの実施例で、制御ゲート１４とサブチャンネル／
トンネル窓領域の間の結合を改善する。ここで、必要に
より、サブチャンネル２７ｂ及び２７ｃに閾値電圧調節
用の打込みを実施することができる。

【００４８】図７ｄについて説明すると、普通の方法を
用いて、この構造の上に、酸化物の様な比較的薄手の絶
縁体層３０を成長させ又はその他の方法で形成する。こ
の工程の間、フィールド板２０（並びにフィールド板列
線２１）の露出した縁は絶縁物で覆われ、必要な電気的
な隔離を施す。この段階で、絶縁体層３０の厚さは約３
００Ａであって良い。フィールド板層２０の縁の上にあ
る酸化物絶縁体は、ドープされていない単結晶シリコン
と強くドープしたポリシリコンの間の酸化速度比を適当
に調節すれば、３００Ａよりかなり厚手になる。

【００４９】図７ｄに戻って説明すると、移行区域３６
にトンネル窓が形成される。これは、フォトレジストを
マスクとして使って、移行区域３６の上の酸化物をシリ
コンに達するまでエッチングし、その後トンネル窓の為
の一層薄手の酸化物絶縁体層を再成長させることによっ
て行なわれる。これによって、厚さ約１００Ａの窓絶縁
体層３１ができる。この酸化が行なわれる時、ゲート酸
化物層３０は、この工程より前の厚さに応じて、約３５
０Ａまで成長するが、これは前に述べた様に調節するこ
とができる。移行区域３６の酸化物をエッチングする前
に、トンネル窓区域３１を介して燐ドーパントの軽い打
込みを用いて、列線１７，１９の延長部を形成すると共
に、セルの動作を改善することが好ましい。移行区域３
６は面が彎曲している為、トンネル窓３１の幅は、移行
区域３６を介して行なわれるエッチングの時間の長さを
変えることによって制御することができる。このセルフ
アラインの写真製版による窓が、例えば係属中の米国特
許出願番号第０７／３６０，５５８号に記載されている
。

【００５０】次に、図７ｅについて説明すると、浮動ゲ
ート１３になる、第２の多結晶シリコン層（「ポリ２」
）が、スライスの面の上にデポジットされ、Ｎ＋になる
様に強くドープされる。その後、第２のポリシリコン層
１３を含む構造の上にレベル間絶縁体層２５が形成され
る。レベル間絶縁体層２５は酸化物層、酸化物−窒化物
−酸化物層又は他の適当な絶縁体材料の層であって良い
。第２りポリシリコン層１３及びレベル間絶縁体層２５
がこの後フォトレジストを用いてパターン決めされ、列
線１７，１９，２１と平行な浮動ゲート・ストリップを
形成する様にエッチされる。浮動ゲート１３を形成する
ストリップの縁は、普通の手順を用いて側壁酸化物領域
を形成することによって、保護することができる。この
時、必要により、サブチャンネル２７ｃに対して閾値調
節用の打込みを実施することができる。

【００５１】この後、制御ゲート１４／行線１５となる
第３の多結晶シリコン層（「ポリ３」）がスライスの面
の上にデポジットされ、Ｎ＋になる様に強くドープされ
る。釉薬除去及びパターン決めの後、（イ）第３のポリ
シリコン層１４，１５、（ロ）レベル間絶縁体層２５及
び（ハ）第２のポリ・ストリップ１３の積重ねのエッチ
が実施される。この積重ねエッチが、これまでの他の実
施例と同じ様に、互いに略平行になると共に、列線１７
，１９，２１に対して或る角度で伸びる複数個の細長い
制御ゲート１４／行線１５を限定する。同じ積重ねエッ
チが、浮動ゲート１３の残りの縁を分離して限定する。 フィールド板２０はフィールド板絶縁体層２９によって
マスクされ、これは引続いて連続的な細長い導体になる
。フィールド板絶縁体２９は浮動ゲート１３とフィール
ド板２０の間の静電容量を最小限に抑える様に厚手に作
る。

【００５２】上に述べた実施例の図５ｄ，図６又は図７
ｆに示した工程が完了した後、周辺論理ＣＭＯＳ装置を
形成することができる。データの保持作用を良くする為
、積重ねの側面及び頂部の上に酸化物層を成長させ又は
形成することができる。その後、スライスの面の上に硼
燐酸珪酸塩硝子（ＢＰＳＧ）層（図に示してない）をデ
ポジットすることができる。ＢＰＳＧ層を介してアレイ
以外の接点を付けることができると共に、金属のビット
線からｙ方向に周期的に夫々の拡散領域へアレイ上の接
点を付けることができる。更に行線１５に対する金属接
点を付ける。金属のビット線をＢＰＳＧ層の上に形成し
て、拡散領域と平行にその上を伸びる様にする。この後
保護用のオーバーコート・プロセスを行なう。この発明
を実施例について説明したが、この説明はこの発明を制
約するものと解してはならない。以上の説明から、当業
者には、この実施例の種々の変更並びにこの発明のその
他の実施例が容易に考えられよう。従って、特許請求の
範囲の記載は、この発明の範囲内に含まれるこの様な全
ての変更及び実施例を包括するものであることを承知さ
れたい。

【００５３】以上の説明に関連してこの発明は更に下記
の実施態様を含む。（１）　　　第１の導電型を持つ半
導体層２４の面にある第１及び第２の同一の不揮発性メ
モリ・セルに於て、前記半導体層２４にあって前記第１
の導電型とは反対の第２の導電型を持つソース列領域１
１と、前記半導体層２４に前記ソース列領域１１から隔
てて設けられた第２の導電型を持つドレイン列領域１２
と、前記ソース列領域１１及び前記ドレイン列領域１２
の間で前記面にあって、当該第１のサブチャンネル２７
ａが前記ドレイン列領域１２及び前記ソース列領域１１
の一方に隣接し、当該第２のサブチャンネル２７ｂ及び
第３のサブチャンネル２７ｃの内の一方が前記ドレイン
列領域１２及び前記ソース列領域１１の内の他方に隣接
している様な第１，第２及び第３のサブチャンネル２７
ａ，２７ｂ，２７ｃと、少なくとも一部分が前記第１の
サブチャンネル２７ａから絶縁されているフィールド板
２０と、第１の部分が前記第２のサブチャンネル２７ｂ
から絶縁され、第２の部分が少なくとも第１のトンネル
窓３１によって前記ソース列領域１１及び前記ドレイン
列領域１２の内の一方から絶縁され、第３の部分が第２
のトンネル窓３１により、前記第２のメモリ・セル１０
のドレイン列領域１２及びソース列領域１１の内の一方
から絶縁されている浮動ゲート１３と、少なくとも第１
の部分が前記浮動ゲート１３から絶縁され、第２の部分
が前記第３のサブチャンネル２７ｃから絶縁されている
制御ゲート１４とを有する第１のメモリ・セル。

【００５４】（２）　　　（１）　項に記載した第１の
メモリ・セルに於て、第１のサブチャンネルがドレイン
列領域に隣接している第１のメモリ・セル。

【００５５】（３）　　　（１）　項の第１のメモリ・
セルに於て第２のサブチャンネルがソース列領域に隣接
している第１のメモリ・セル。

【００５６】（４）　　　（１）　項に記載した第１の
メモリ・セルに於て、第３のサブチャンネルが第１のサ
ブチャンネル及び第２のサブチャンネルの間にある第１
のメモリ・セル。

【００５７】（５）　　　（１）　項に記載した第１の
メモリ・セルに於て、第３のサブチャンネルがソース列
領域に隣接している第１のメモリ・セル。

【００５８】（６）　　　（１）　項に記載した第１の
メモリ・セルに於て、第２のサブチャンネルが第１のサ
ブチャンネル及び第２のサブチャンネルの間にある第１
のメモリ・セル。

【００５９】（７）　　　（１）　項に記載した第１の
メモリ・セルに於て、ソース列領域の上に熱絶縁体領域
があり、前記浮動ゲートがソース列領域の熱絶縁体領域
の上を伸びている第１のメモリ・セル。

【００６０】（８）　　　（１）　項に記載した第１の
メモリ・セルに於て、ソース列領域の上に熱絶縁体領域
を有し、前記浮動ゲートがソース列領域の熱絶縁体領域
の上を伸びており、第２のサブチャンネルがソース列領
域に隣接しており、第１のトンネル窓が前記熱絶縁体領
域の第２のサブチャンネルとは反対側にある第１のメモ
リ・セル。

【００６１】（９）　　　（１）　項に記載した第１の
メモリ・セルに於て、ドレイン列領域の上に熱絶縁体領
域を有し、前記フィールド板は少なくとも部分的に熱絶
縁体領域の上にあって、前記浮動ゲートが熱絶縁体領域
の上を伸びている第１のメモリ・セル。

【００６２】（１０）　　（１）　項に記載した第１の
メモリ・セルに於て、ドレイン列領域の上に熱絶縁体領
域を有し、前記フィールド板は少なくとも部分的に熱絶
縁体領域の上にあって、前記浮動ゲートが前記熱絶縁体
領域の上を伸び、第１のサブチャンネルがドレイン列領
域に隣接し、第１のトンネル窓が前記熱絶縁体領域の第
１のサブチャンネルとは反対側にある第１のメモリ・セ
ル。

【００６３】（１１）　　（１）　項に記載した第１及
び第２のメモリ・セルに於て、ソース列領域の上に第１
の熱絶縁体領域があると共に、前記セルのドレイン列領
域の上に第２の熱絶縁体領域があり、第１のメモリ・セ
ルの第１の熱絶縁体領域と第２のメモリ・セルの第２の
熱絶縁体領域の間に厚手のフィールド絶縁体があり、各
々の第１のトンネル窓は、第１のメモリ・セルの第１の
熱絶縁体領域に隣接した厚手のフィールド絶縁体の縁に
あり、各々の第２のトンネル窓は、第２のメモリ・セル
の第２の熱絶縁体領域に隣接した厚手のフィールド絶縁
体の縁にある第１及び第２のメモリ・セル。

【００６４】（１２）　　（１）　項に記載した第１の
メモリ・セルに於て、フィールド板及び制御ゲート並び
に浮動ゲートの内の一方の間に厚手のフィールド板絶縁
体を設けた第１のメモリ・セル。

【００６５】（１３）　　第１の導電型を持つ半導体層
の面にある不揮発性メモリ・アレイに於て、前記第１の
導電型とは反対の第２の導電型を持つ、前記面にあるド
レイン列線と、前記第２の導電型であって前記ドレイン
列線から隔たる前記面にあるソース列線と、前記ドレイ
ン列線及び前記ソース列線の間で前記面にあり、当該第
１のサブチャンネルがソース列線及びドレイン列線の内
の一方に隣接し、当該第２及び第３のサブチャンネルの
内の一方がソース列線及びドレイン列線の他方に隣接し
ている様な第１、第２及び第３のサブチャンネルと、該
第１のサブチャンネルの上にあってそれから絶縁されて
いるフィールド板列線と、何れも第１の部分が第２のサ
ブチャンネルの上にあって、それから絶縁されており、
第２の部分が第１のトンネル窓によってソース列線から
隔てられており、第３の部分が第２のトンネル窓によっ
て、前記第１のサブチャンネル又は対応する浮動ゲート
に対する第２及び第３のサブチャンネルの内の一方が隣
接している１つのドレイン列線以外のドレイン列線から
隔てられている様な浮動ゲートと、各々第１の部分が少
なくとも１つの浮動ゲートの上にあってそれから絶縁さ
れていると共に、第２の部分が前記第３のサブチャンネ
ルの上にあってそれから絶縁されている行線とを有する
不揮発性メモリ・アレイ。

【００６６】（１４）　　（１３）項に記載した不揮発
性メモリ・アレイに於て、第１のサブチャンネルがドレ
イン列線に隣接している不揮発性メモリ・アレイ。

【００６７】（１５）　　（１３）項に記載した不揮発
性メモリ・アレイに於て、第２のサブチャンネルがソー
ス列線に隣接している不揮発性メモリ・アレイ。

【００６８】（１６）　　（１３）項に記載した不揮発
性メモリ・アレイに於て、第３のサブチャンネルが第１
のサブチャンネル及び第２のサブチャンネルの間にある
不揮発性メモリ・アレイ。

【００６９】（１７）　　（１３）項に記載した不揮発
性メモリ・アレイに於て、第３のサブチャンネルがソー
ス列線に隣接している不揮発性メモリ・アレイ。

【００７０】（１８）　　（１３）項に記載した不揮発
性メモリ・アレイに於て、第２のサブチャンネルが第１
のサブチャンネル及び第３のサブチャンネルの間にある
不揮発性メモリ・アレイ。

【００７１】（１９）　　（１３）項に記載した不揮発
性メモリ・アレイに於て、ソース列線の上に熱絶縁体領
域があり、前記浮動ゲートがソース列線の熱絶縁体領域
の上を伸びている不揮発性メモリ・アレイ。

【００７２】（２０）　　（１３）項に記載した不揮発
性メモリ・アレイに於て、ソース列線の上に熱絶縁体領
域があり、前記浮動ゲートがソース列線の熱絶縁体領域
の上を伸びており、第２のサブチャンネルがソース列線
に隣接しており、第１のトンネル窓が熱絶縁体領域の第
２のサブチャンネルとは反対側にある不揮発性メモリ・
アレイ。

【００７３】（２１）　　（１３）項に記載した不揮発
性メモリ・アレイに於て、ドレイン列線の上に熱絶縁体
領域があり、前記フィールド板列線は少なくとも部分的
に熱絶縁体領域の上にあって、浮動ゲートが熱絶縁体領
域の上を伸びている不揮発性メモリ・アレイ。

【００７４】（２２）　　（１３）項に記載した不揮発
性メモリ・アレイに於て、ドレイン列線の上に熱絶縁体
領域があり、前記フィールド板列線は少なくとも部分的
に熱絶縁体領域の上にあり、前記浮動ゲートが熱絶縁体
領域の上を伸びており、第１のサブチャンネルがドレイ
ン列線に隣接しており、第１のトンネル窓が熱絶縁体領
域の第１のサブチャンネルとは反対側にある不揮発性メ
モリ・アレイ。

【００７５】（２３）　　（１３）項に記載した不揮発
性メモリ・アレイに於て、ソース列線及びドレイン列線
の上に熱絶縁体領域があり、ソース列線及びドレイン列
線の間に厚手のフィールド絶縁体があり、第１及び第２
トンネル窓が、ソース列線熱絶縁体領域及びドレイン列
線熱絶縁体領域に隣接する厚手のフィールド絶縁体の縁
にある不揮発性メモリ・アレイ。

【００７６】（２４）　　（１３）項に記載した不揮発
性メモリ・アレイに於て、フィールド板及び制御ゲート
並びに浮動ゲートの一方の間に厚手のフィールド板絶縁
体を設けた不揮発性メモリ・アレイ。

【００７７】（２５）　　各々のメモリ・セルが行線、
ソース列線、ドレイン列線及びフィールド板列線に接続
されている様なＥＥＰＲＯＭアレイ内の１つの列のメモ
リ・セルを消去する方法に於いて、前記アレイの全ての
行線に負の消去電圧を印加し、あるドレイン列線に正の
電圧を印加し、前記アレイの他の全てのドレイン列線に
基準電圧を印加し、前記アレイの全てのソース列線に基
準電圧を印加し、前記アレイの少なくともフィールド板
列線に基準電圧を印加する工程を含む方法。

【００７８】（２６）　　各々のメモリ・セルが行線、
ソース列線、ドレイン列線及びフィールド板列線に接続
されている様なＥＥＰＲＯＭアレイ内の１行のメモリ・
セルを消去する方法に於いて、前記アレイの或る行線に
負の消去電圧を印加し、前記アレイの他の全ての行線に
基準電圧を印加し、前記アレイの全てのドレイン列線に
正の電圧を印加し、前記アレイの全てのソース列線に基
準電圧を印加し、前記アレイの全てのフィールド板列線
に基準電圧を印加する工程を含む方法。

【００７９】（２７）　　不揮発性メモリ・セル１０が
プログラミング及び消去用の別々の領域を有する。セル
は半導体本体２４の面にアレイとして形成される。各々
のセル１０はソース列線１７の一部分であるソース１１
、及びドレイン列線１９の一部分であるドレイン１２を
含む。 各々のセル１０はソース１１及びドレイン１２の間に第
１，第２及び第３のサブチャンネル２７ａ，２７ｂ，２
７ｃを有する。各々のセル１０の第１のサブチャンネル
２７ａの導電度は、フィールド板２０によって制御され
る。これはフィールド板列線２１の一部分であり、第１
サブチャンネル２７ａの上に位置決めされていて、それ
から絶縁されている。各々の第２のサブチャンネル２７
ｂの導電度が、各々の第２のサブチャンネル２７ｂの上
に形成されていて、それから絶縁された浮動ゲート１３
によって制御される。各々の浮動ゲート１３は第１のト
ンネル窓３１が隣接するソース列線１７の上に位置決め
されていると共に、第２のトンネル窓３１が隣接するド
レイン列線１９の上に位置決めされている。制御ゲート
１４を含む行線１５が、セル１０の浮動ゲート１３の上
に位置決めされていて、それから絶縁され、セル１０を
読取り、プログラムし、消去する。制御ゲート１４を含
む行線１５は、第３のサブチャンネル２７ｃの上にも位
置決めされていて、それから絶縁されている。フィール
ド板導体２０は、第１のトンネル窓３１だけを介してセ
ル１０をプログラムすると共に、第２のトンネル窓３１
だけを介してセルの消去ができる様に又はその逆にでき
る様にする。

【図面の簡単な説明】

【図１】この発明の装置の回路を一部分ブロック図で示
す略図。

【図２】この発明のアレイに印加されるプログラミング
電圧の時間順序を示す線図。

【図３】一実施例のメモリ・セルを持つ図１の半導体チ
ップの小さな一部分の平面図。

【図４】図３の半導体装置の側面断面図で、夫々図３の
線ａ−ａ，ｂ−ｂ，ｃ−ｃ及びｄ−ｄで切ったものを示
す図である。

【図５】図３の半導体装置の側面断面図で、その相次ぐ
製造段階を図３の線ａ−ａで切って示す図。

【図６】随意選択のフィールド板絶縁体を持たない、図
４ａ及び図５ｅに示す装置の図。

【図７】相次ぐ製造段階に於けるこの発明の第２の実施
例の装置の側面断面図。

【符号の説明】

１０　　セル １１　　ソース １２　　ドレイン １３　　浮動ゲート ２０　　フィールド板導体 ２７　　サブチャンネル ３１　　第１及び第２のトンネル窓

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　第１の導電型を持つ半導体層の面にあ
   る第１及び第２の同一の不揮発性メモリ・セルに於て、
   前記半導体層にあって前記第１の導電型とは反対の第２
   の導電型を持つソース列領域と、前記半導体層に前記ソ
   ース列領域から隔てて設けられた第２の導電型を持つド
   レイン列領域と、前記ソース列領域及び前記ドレイン列
   領域の間で前記面にあって、当該第１のサブチャンネル
   が前記ドレイン列領域及び前記ソース列領域の一方に隣
   接し、当該第２のサブチャンネル及び第３のサブチャン
   ネルの内の一方が前記ドレイン列領域及び前記ソース列
   領域の内の他方に隣接している様な第１，第２及び第３
   のサブチャンネルと、少なくとも一部分が前記第１のサ
   ブチャンネルから絶縁されているフィールド板と、第１
   の部分が前記第２のサブチャンネルから絶縁され、第２
   の部分が少なくとも第１のトンネル窓によって前記ソー
   ス列領域及び前記ドレイン列領域の内の一方から絶縁さ
   れ、第３の部分が第２のトンネル窓により、前記第２の
   メモリ・セルのドレイン列領域及びソース列領域の内の
   一方から絶縁されている浮動ゲートと、少なくとも第１
   の部分が前記浮動ゲートから絶縁され、第２の部分が前
   記第３のサブチャンネルから絶縁されている制御ゲート
   とを有する第１のメモリ・セル。