JPS60106175A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPS60106175A JPS60106175A JP21532583A JP21532583A JPS60106175A JP S60106175 A JPS60106175 A JP S60106175A JP 21532583 A JP21532583 A JP 21532583A JP 21532583 A JP21532583 A JP 21532583A JP S60106175 A JPS60106175 A JP S60106175A
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- 239000004065 semiconductor Substances 0.000 title claims description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 23
- 238000005530 etching Methods 0.000 claims abstract description 5
- 238000002347 injection Methods 0.000 claims abstract description 5
- 239000007924 injection Substances 0.000 claims abstract description 5
- 238000001020 plasma etching Methods 0.000 claims abstract description 3
- 239000004020 conductor Substances 0.000 claims description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 12
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 12
- 238000004519 manufacturing process Methods 0.000 abstract description 6
- 230000005641 tunneling Effects 0.000 abstract description 6
- 230000001154 acute effect Effects 0.000 abstract description 4
- 238000000034 method Methods 0.000 abstract description 3
- 239000000463 material Substances 0.000 abstract 1
- 239000000758 substrate Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000002253 acid Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000000779 smoke Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体記憶装置、特に電気的消去再書込み可
能な読み出し専用メモリ〔ＥＥｌｉＰＲＯＭｆＥ１θｃ
ｔ−ｒｉｃａ’ｌｌｙ Ｅｒａｅａｂｌｅ ａｎｄ Ｐ
ｒｏｇｒａｍａｂｌｅ Ｒｅａｄ ＯｎｌｙＭｅｍｏｒ
ｙｌ、：］素子の構造に関するものである。
能な読み出し専用メモリ〔ＥＥｌｉＰＲＯＭｆＥ１θｃ
ｔ−ｒｉｃａ’ｌｌｙ Ｅｒａｅａｂｌｅ ａｎｄ Ｐ
ｒｏｇｒａｍａｂｌｅ Ｒｅａｄ ＯｎｌｙＭｅｍｏｒ
ｙｌ、：］素子の構造に関するものである。
第１図は従来のＦｌ！ＦｆＦＲＯＭ素子の構成を示す断
面図で、＋１１はｐ形半導体基板・（２）はフィールド
酸化膜、（３）はｎ形ソース領域、（４）はｎ形ドレイ
ン領域、（５）はゲート酸化膜、（６）はドレイン領域
（４）の上に形成さｆ″した薄いトンネル酸化膜、（７
）はゲート酸化膜（５１およびトンネル酸化膜（６１の
上にわたって形成され情報電荷を蓄えるフローティング
ゲート、（８）はその上にシリコン酸化膜（９）を介し
て形成されたコントロールゲー１− 、ｔｌｏｌは素子
の上面全部をおおう絶縁膜である。７０−ティングゲー
ト（７）およびコントロールゲート（８）は通常多結晶
シリコンからなっている。
面図で、＋１１はｐ形半導体基板・（２）はフィールド
酸化膜、（３）はｎ形ソース領域、（４）はｎ形ドレイ
ン領域、（５）はゲート酸化膜、（６）はドレイン領域
（４）の上に形成さｆ″した薄いトンネル酸化膜、（７
）はゲート酸化膜（５１およびトンネル酸化膜（６１の
上にわたって形成され情報電荷を蓄えるフローティング
ゲート、（８）はその上にシリコン酸化膜（９）を介し
て形成されたコントロールゲー１− 、ｔｌｏｌは素子
の上面全部をおおう絶縁膜である。７０−ティングゲー
ト（７）およびコントロールゲート（８）は通常多結晶
シリコンからなっている。
次に、この素子の動作について説明する。いま、コント
ロールゲー） １８１ Ｋ約２０Ｖの電圧を印加し、ド
レイン領域（４）全接地すると、トンネル効果ＶｃＬつ
て電子は薄いトンネル酸化膜（６）をトンネリングして
、ドレイン領域（４）からフローティングゲート（７）
へ注入される。これによって、この素子を構成するＭＯ
Ｓトランジスタ（ＭＯＥＩＴ）のしきい値電圧は正側に
高くなる。また逆に、ドレイン領域１４１に約２ＣＩＶ
の電圧を印加し、コントロールゲート（８）を接地する
と、フローティングゲート（８）から薄いトンネル酸化
膜（６）を通して電子が流れ出し、しきい値電圧は負側
に移行する。
ロールゲー） １８１ Ｋ約２０Ｖの電圧を印加し、ド
レイン領域（４）全接地すると、トンネル効果ＶｃＬつ
て電子は薄いトンネル酸化膜（６）をトンネリングして
、ドレイン領域（４）からフローティングゲート（７）
へ注入される。これによって、この素子を構成するＭＯ
Ｓトランジスタ（ＭＯＥＩＴ）のしきい値電圧は正側に
高くなる。また逆に、ドレイン領域１４１に約２ＣＩＶ
の電圧を印加し、コントロールゲート（８）を接地する
と、フローティングゲート（８）から薄いトンネル酸化
膜（６）を通して電子が流れ出し、しきい値電圧は負側
に移行する。
従って、このしきい値電圧が正側に高い状態を＋＋ （
）１１、低い状態を°’ｌ”Ｋ対応させると、第１図に
ボしたＭＯ８Ｔ構造のメモリ素子はフローティングゲー
ト＋８１ ＶＣ電荷を蓄えているか否かに工って、１°
０°“。
）１１、低い状態を°’ｌ”Ｋ対応させると、第１図に
ボしたＭＯ８Ｔ構造のメモリ素子はフローティングゲー
ト＋８１ ＶＣ電荷を蓄えているか否かに工って、１°
０°“。
′１°”の情報を記憶する。ＥＫＦＲＯＭはこのような
メモリセル複数個で構成されて、情報を２進数の状態で
記憶することができる。
メモリセル複数個で構成されて、情報を２進数の状態で
記憶することができる。
ところが、このようなメモリセルでは、電子にトンネル
酸化膜ｔＪｅｌンネリングさせるために約２０Ｖの高電
圧を必要とするので、５■に統一した単−電源のＥＥＦ
ＲＯＭ製作のｒｃめＶｃは、内部に昇圧回路を設ける必
要が生じて複雑になると同時に、回路全体を高耐圧に保
つ必要からパターン間隔を大きくとる必要があり、高密
度集積化がむすかしいという欠点があった。
酸化膜ｔＪｅｌンネリングさせるために約２０Ｖの高電
圧を必要とするので、５■に統一した単−電源のＥＥＦ
ＲＯＭ製作のｒｃめＶｃは、内部に昇圧回路を設ける必
要が生じて複雑になると同時に、回路全体を高耐圧に保
つ必要からパターン間隔を大きくとる必要があり、高密
度集積化がむすかしいという欠点があった。
この発明は以上の工うな点に鑑みてなされたもので、ト
ンネリング部分に鋭角のエツジを有する電荷注入体を設
け、その燻界集中効果を利用して、電子にトンネル酸化
膜をトンネリングさせるのに必要な電圧の低い］！ＪＣ
ＦＲＯＭ素子を実現し、５ｖ統一単一電源で容易に動作
させ得る半導体メモリ装置を提供するものである。
ンネリング部分に鋭角のエツジを有する電荷注入体を設
け、その燻界集中効果を利用して、電子にトンネル酸化
膜をトンネリングさせるのに必要な電圧の低い］！ＪＣ
ＦＲＯＭ素子を実現し、５ｖ統一単一電源で容易に動作
させ得る半導体メモリ装置を提供するものである。
以下この発明の実施例の構成の理解を深めるために、そ
の製造工程について説明する。
の製造工程について説明する。
第２図はこの発明の一実施例の製造方法を説明する几め
に、その主要段階における状態を示す断面図である。ま
す、シリコン基板（ｌｌｊ上に素子間分離用のフィール
ド酸化膜、１２）を形成するＣＨ２図（ａ）〕。
に、その主要段階における状態を示す断面図である。ま
す、シリコン基板（ｌｌｊ上に素子間分離用のフィール
ド酸化膜、１２）を形成するＣＨ２図（ａ）〕。
次に、フィールド酸化膜（１２１上の一部にシリコン酸
化膜（１３１を選択的に形成した後に、その上を含めて
全面に′電極材料としての多結晶シリコン膜（１４）を
形成し、更にその上にシリコン酸化膜（１３）の外側端
から外側の多結晶シリコン膜θ引の上にレジスト膜（１
（ｉ＋を形成する〔第２図（ｂ）〕。つづいて、このレ
ジスト膜Ｑ５１ ’ｉｉマスクとして多結晶シリコン膜
（＋４ｉ ［反応性イオンエツチング（Ｒ，工、Ｅ、）
の手法でエツチングを施した後に、レジスト膜１６１を
除去し、更にシリコン酸化膜θＪをエツチング除去する
と電荷注入体である多結晶シリコン電極（１４ａ）のパ
ターンが得られる〔第２図（Ｃ）〕。このようにして得
られ几多結晶シリコン電極（１４ａ）はシリコン酸化膜
（１３１の内側端に接していた部分が残り、鋭角なエツ
ジｐを形成する。その後に、通常のＩＪＰＲＯＭ製造プ
ロセスに工ってトンネル酸化膜０（２）を上面全面に形
成し。
化膜（１３１を選択的に形成した後に、その上を含めて
全面に′電極材料としての多結晶シリコン膜（１４）を
形成し、更にその上にシリコン酸化膜（１３）の外側端
から外側の多結晶シリコン膜θ引の上にレジスト膜（１
（ｉ＋を形成する〔第２図（ｂ）〕。つづいて、このレ
ジスト膜Ｑ５１ ’ｉｉマスクとして多結晶シリコン膜
（＋４ｉ ［反応性イオンエツチング（Ｒ，工、Ｅ、）
の手法でエツチングを施した後に、レジスト膜１６１を
除去し、更にシリコン酸化膜θＪをエツチング除去する
と電荷注入体である多結晶シリコン電極（１４ａ）のパ
ターンが得られる〔第２図（Ｃ）〕。このようにして得
られ几多結晶シリコン電極（１４ａ）はシリコン酸化膜
（１３１の内側端に接していた部分が残り、鋭角なエツ
ジｐを形成する。その後に、通常のＩＪＰＲＯＭ製造プ
ロセスに工ってトンネル酸化膜０（２）を上面全面に形
成し。
シリコン基板［１１１Ｋ直接接する部分をゲート酸化膜
θηとする。更に、その上に上記多結晶シリコン電極（
１４ａ ）のエツジｐの部分をおおうように多結晶シリ
コンからなるフローティングゲート１１８１を形成し〔
第２図（ａ） ） 、その上にシリコン酸化膜（１９）
を介して多結晶シリコンからなるコントロールゲート（
イ）を形成し、その上を含めて全上面に絶縁膜ｃｌυを
形成した後、所映の開孔を行って多結晶シリコン電極（
ユ鉦）に電気的につながったアルミニウム（ｈｔ＞配線
＠を形成して、この実施例は完成する〔第２図（ｅ）〕
。第３図はこの実施例のＡｔ配線（４）および絶縁膜儲
りを除去して示す平面図で、第２図（θ）は第３図の■
Ｆｉ−［１Ｃ線の断面に相当する。
θηとする。更に、その上に上記多結晶シリコン電極（
１４ａ ）のエツジｐの部分をおおうように多結晶シリ
コンからなるフローティングゲート１１８１を形成し〔
第２図（ａ） ） 、その上にシリコン酸化膜（１９）
を介して多結晶シリコンからなるコントロールゲート（
イ）を形成し、その上を含めて全上面に絶縁膜ｃｌυを
形成した後、所映の開孔を行って多結晶シリコン電極（
ユ鉦）に電気的につながったアルミニウム（ｈｔ＞配線
＠を形成して、この実施例は完成する〔第２図（ｅ）〕
。第３図はこの実施例のＡｔ配線（４）および絶縁膜儲
りを除去して示す平面図で、第２図（θ）は第３図の■
Ｆｉ−［１Ｃ線の断面に相当する。
この実施例において、Ａｔ配線（２）を介して多結晶シ
リコン電極（１４ａ）を接地し、コントロールゲ−ト（
４）Ｖｃ醜電圧を印加すると、多結晶シリコン電４ｍ
（１４ａ）のエツジｐの部分で磁界集中が生じ、コント
ロールゲー１）に印加する電圧を従来例におけるようＶ
Ｃ’２０ＶＫＩ、なくても、５Ｖの電圧でエツジｐ部分
で７０−テイングゲートα８１ＶＣ向っては子は薄いト
ンネル酸化膜（１６１ｅｌ−ンネリングするので、電荷
をフローティングゲートａ８）に注入することができる
。その結果メモＩＪ ＦＥＴのしきい値電圧は正側に移
行する。
リコン電極（１４ａ）を接地し、コントロールゲ−ト（
４）Ｖｃ醜電圧を印加すると、多結晶シリコン電４ｍ
（１４ａ）のエツジｐの部分で磁界集中が生じ、コント
ロールゲー１）に印加する電圧を従来例におけるようＶ
Ｃ’２０ＶＫＩ、なくても、５Ｖの電圧でエツジｐ部分
で７０−テイングゲートα８１ＶＣ向っては子は薄いト
ンネル酸化膜（１６１ｅｌ−ンネリングするので、電荷
をフローティングゲートａ８）に注入することができる
。その結果メモＩＪ ＦＥＴのしきい値電圧は正側に移
行する。
逆に、コントロールゲート翰を接地して多結晶シリコン
電極（１４ａ） Ｖｃ５Ｖを印加すると、エツジｐ部分
での電界集中ＶＣよってフローティングゲート０８＋か
ら多結晶シリコン電極（ｌａ）への電子のトンネリング
が生じ、フローティングゲート（Ｉ８１の蓄積電子は消
失し、メモリＦＦ１Ｔのしきい値電圧は負４１＋１１へ
移行する。
電極（１４ａ） Ｖｃ５Ｖを印加すると、エツジｐ部分
での電界集中ＶＣよってフローティングゲート０８＋か
ら多結晶シリコン電極（ｌａ）への電子のトンネリング
が生じ、フローティングゲート（Ｉ８１の蓄積電子は消
失し、メモリＦＦ１Ｔのしきい値電圧は負４１＋１１へ
移行する。
以上説明した工うπこの発明になるＥＦ、ＰＲＯＭの素
子では電荷注入機構部に先端の鋭い突出部を設けたので
、注入電子のトンネリングを低゛１圧で達成でき、ＩＩ
ＤＫＦＲＯＭの鴫源構成を簡素化することができる。
子では電荷注入機構部に先端の鋭い突出部を設けたので
、注入電子のトンネリングを低゛１圧で達成でき、ＩＩ
ＤＫＦＲＯＭの鴫源構成を簡素化することができる。
第１図は従来のＢＢＦＲＯＭ素子の薄酸を示す断面図、
第２図はこの発明の一実施例を製造する際のその主要段
階における状態を示す断面図、第３図はこの実施例のＡ
ｔ配線および表面絶縁膜を除去して示す平■ｉ図である
。 図において、ｔｌｌ＋はシーリコ７基板、０２１はフィ
ールド絶縁膜、ａ３１は絶縁層（シリコン酸化膜） 、
０４）は導電体層（多結晶シリコン膜）、（１４ａ）は
電荷注入体（多結晶シリコン電極） 、ｔｌ！は絶縁膜
（トンネル酸化膜）、（１ｇ！？ｉフローティングゲー
ト、■はコントロールゲートである。 なお、図中同一符号は同一ま之は相当部分を示す。 代理人 大岩増雄 第２図 第３図
第２図はこの発明の一実施例を製造する際のその主要段
階における状態を示す断面図、第３図はこの実施例のＡ
ｔ配線および表面絶縁膜を除去して示す平■ｉ図である
。 図において、ｔｌｌ＋はシーリコ７基板、０２１はフィ
ールド絶縁膜、ａ３１は絶縁層（シリコン酸化膜） 、
０４）は導電体層（多結晶シリコン膜）、（１４ａ）は
電荷注入体（多結晶シリコン電極） 、ｔｌ！は絶縁膜
（トンネル酸化膜）、（１ｇ！？ｉフローティングゲー
ト、■はコントロールゲートである。 なお、図中同一符号は同一ま之は相当部分を示す。 代理人 大岩増雄 第２図 第３図
Claims (4)
- （１） フローティングゲートとコントロールゲートと
を有するＭＯＳトランジスタ構造をなし、上記フローテ
ィングゲートへの電荷の注入状態の如何ＶＣよって、上
記コントロールゲートの上記ＭＯ８トランジスタの特性
の制御しきい値電圧が変化するように構成されたものに
おいて、上記フローティングゲートと厚さの薄い絶縁膜
を介して対向し、上記ｓ縁膜をトンネリングして上記フ
ローティングゲートとの間の上記電荷の授受を行う電荷
注入・体の上記フローティングゲートと対向する部分に
鋭角の突出部を設けたことを特徴とする半導体記憶装置
。 - （２）電荷注入体はフィールド絶縁膜上に形成されｆｃ
ｔｔ体からなることを特徴とする特許請求の範囲第１項
記載の半導体記憶装置。 - （３）電荷注入体はその下層の一部に突出した絶縁層を
覆うように形成された導電体層に反応性イオンエツチン
グのような異方性エツチングを施して鋭角の突出部を形
成してなることを特徴とする特許請求の範囲第１項また
は第２項記載の半導体記憶装置。 - （４）電荷注入体は多結晶シリコンからなることを特徴
とする特許請求の範囲第１項ないし第３項のｒすれかに
記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21532583A JPS60106175A (ja) | 1983-11-14 | 1983-11-14 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21532583A JPS60106175A (ja) | 1983-11-14 | 1983-11-14 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60106175A true JPS60106175A (ja) | 1985-06-11 |
| JPH0139664B2 JPH0139664B2 (ja) | 1989-08-22 |
Family
ID=16670428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21532583A Granted JPS60106175A (ja) | 1983-11-14 | 1983-11-14 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60106175A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8858004B2 (en) | 2005-12-22 | 2014-10-14 | Cree, Inc. | Lighting device |
| US9142734B2 (en) | 2003-02-26 | 2015-09-22 | Cree, Inc. | Composite white light source and method for fabricating |
| US10615324B2 (en) | 2013-06-14 | 2020-04-07 | Cree Huizhou Solid State Lighting Company Limited | Tiny 6 pin side view surface mount LED |
| JP2020092193A (ja) * | 2018-12-06 | 2020-06-11 | 白田 理一郎 | 窒化物半導体トランジスタ装置 |
-
1983
- 1983-11-14 JP JP21532583A patent/JPS60106175A/ja active Granted
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9142734B2 (en) | 2003-02-26 | 2015-09-22 | Cree, Inc. | Composite white light source and method for fabricating |
| US8858004B2 (en) | 2005-12-22 | 2014-10-14 | Cree, Inc. | Lighting device |
| US10615324B2 (en) | 2013-06-14 | 2020-04-07 | Cree Huizhou Solid State Lighting Company Limited | Tiny 6 pin side view surface mount LED |
| JP2020092193A (ja) * | 2018-12-06 | 2020-06-11 | 白田 理一郎 | 窒化物半導体トランジスタ装置 |
| US11211464B2 (en) | 2018-12-06 | 2021-12-28 | Riichiro Shirota | Normally-off nitride semiconductor transistor device |
| JP2022103163A (ja) * | 2018-12-06 | 2022-07-07 | 信一郎 高谷 | 窒化物半導体トランジスタ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0139664B2 (ja) | 1989-08-22 |
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