JPS61174774A - 不揮発性半導体メモリ装置の製造方法 - Google Patents
不揮発性半導体メモリ装置の製造方法Info
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- JPS61174774A JPS61174774A JP1430785A JP1430785A JPS61174774A JP S61174774 A JPS61174774 A JP S61174774A JP 1430785 A JP1430785 A JP 1430785A JP 1430785 A JP1430785 A JP 1430785A JP S61174774 A JPS61174774 A JP S61174774A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、浮遊ゲートと制御ゲートを有するメモリセル
を集積形成して構成され、電気的かつ選択的な書替えを
可能とした不揮発性半導体メモリ装置の製造方法に係る
。
を集積形成して構成され、電気的かつ選択的な書替えを
可能とした不揮発性半導体メモリ装置の製造方法に係る
。
浮遊ゲートと制御ゲートをもつＭＯ８ＦＦＪＴ構造のメ
モリセルであって電気的かつ選択的な書替えを可能とし
たものとして、たとえば第２図に等何回路で示すものが
知られている。
モリセルであって電気的かつ選択的な書替えを可能とし
たものとして、たとえば第２図に等何回路で示すものが
知られている。
このメモリセルは、半導体基板に形成されたソース（Ｓ
）−ドレイン■）間のチャネル領域上に少くとも浮遊ゲ
ー）（ＦＧ）の一部、更にこれに容量結合する少くとも
１つ以上の制御ゲー）（ＣＧ）が積層形成されている。
）−ドレイン■）間のチャネル領域上に少くとも浮遊ゲ
ー）（ＦＧ）の一部、更にこれに容量結合する少くとも
１つ以上の制御ゲー）（ＣＧ）が積層形成されている。
また、チャネル領域と別に書替え電極（１）が設けられ
、浮遊ゲー）ＦＧはこの書替え電極（ＥＧ）に対してト
ンネル電流が流れ得る極薄絶縁膜を介して対向させてい
る。
、浮遊ゲー）ＦＧはこの書替え電極（ＥＧ）に対してト
ンネル電流が流れ得る極薄絶縁膜を介して対向させてい
る。
この不揮発性メモリの選択的読出しおよび書替えの動作
は例えばｎチャネルを例にとって説明すると次の通りで
ある。メモリセルを読出す場合にはドレイン■）および
制御ゲート（ＣＧ）を高電位とし、他の電極を全て低電
位とする。
は例えばｎチャネルを例にとって説明すると次の通りで
ある。メモリセルを読出す場合にはドレイン■）および
制御ゲート（ＣＧ）を高電位とし、他の電極を全て低電
位とする。
これによりメモリセルが＠Ｏ”（浮遊ゲート（ＦＧ）の
電荷が書込まれていすしきい値Ｖｔｏが正の小さい値の
状態）のときこれにチャネル電流が流れ”１’ （浮遊
ゲー） （ＦＧ）に電子が注入され、しきい値Ｖ＋１が
正の大きな値の状態）のときに、これにチャネル電流が
流れない。
電荷が書込まれていすしきい値Ｖｔｏが正の小さい値の
状態）のときこれにチャネル電流が流れ”１’ （浮遊
ゲー） （ＦＧ）に電子が注入され、しきい値Ｖ＋１が
正の大きな値の状態）のときに、これにチャネル電流が
流れない。
メモリセルの記憶内容を書替えるには、制御ゲ−） （
ＣＧ）を高電位、他の端子を全て低電位とするか、また
は、制御ゲート（ＣＧ）を低電位地の端子を全て高電位
とする。
ＣＧ）を高電位、他の端子を全て低電位とするか、また
は、制御ゲート（ＣＧ）を低電位地の端子を全て高電位
とする。
これにより、浮遊ゲート（Ｆ′Ｇ）が書替え電極に対し
て十分な高電位または十分な低電位となり、浮遊ゲート
（ＦＧ）と書替え電極（ＥＧ’）との間でトンネル電流
による電子の授受がなされて、書替えが行われる。
て十分な高電位または十分な低電位となり、浮遊ゲート
（ＦＧ）と書替え電極（ＥＧ’）との間でトンネル電流
による電子の授受がなされて、書替えが行われる。
こうしてＷｃ１図のメモリセルを集積形成して、電気的
かつ選択的な書替えを可能とした不揮発性メモリ装置が
実現できるが、従来のものには次のような問題があった
。
かつ選択的な書替えを可能とした不揮発性メモリ装置が
実現できるが、従来のものには次のような問題があった
。
極薄絶縁膜の形成は、第３図に示す様な方法で行われて
いる。すなわち、ゲート絶縁膜を形成後（第３図（ａ）
）光露光技術を用いて所望のレジストパターンの形成を
行い、（第３図（ｂ））これをマスクとして、ゲート絶
縁膜をエツチング除去しく第３図（Ｃ））レジストパタ
ーンを除去した後極薄絶縁膜の形成を行う。（第３図（
ｄ）） ところが、書替え特性の向上を実現する為には、極薄絶
縁膜部の面積を小さくする事が必要となる。
いる。すなわち、ゲート絶縁膜を形成後（第３図（ａ）
）光露光技術を用いて所望のレジストパターンの形成を
行い、（第３図（ｂ））これをマスクとして、ゲート絶
縁膜をエツチング除去しく第３図（Ｃ））レジストパタ
ーンを除去した後極薄絶縁膜の形成を行う。（第３図（
ｄ）） ところが、書替え特性の向上を実現する為には、極薄絶
縁膜部の面積を小さくする事が必要となる。
ところが、これを光露光技術をもって行なおうとしても
、それには限界があり、ある一定収下にはならないとい
う欠点があった。
、それには限界があり、ある一定収下にはならないとい
う欠点があった。
本発明は上記の点に鑑み、極薄絶縁膜部の面積を小さく
シ、書替え特性の優れた不揮発性半導体メモリ装置を提
供する事を目的とする。
シ、書替え特性の優れた不揮発性半導体メモリ装置を提
供する事を目的とする。
本発明は、極薄絶縁膜を形成する領域をゲート絶縁膜を
エツチングして作るが、このゲート絶縁膜の側壁に新た
な絶縁膜を形成する事により、極薄絶縁膜部の面積を小
さくする事を特徴とする。
エツチングして作るが、このゲート絶縁膜の側壁に新た
な絶縁膜を形成する事により、極薄絶縁膜部の面積を小
さくする事を特徴とする。
本発明によれば、極薄絶縁膜部の面積が小さくなる事に
よυ、書き替え特性の向上が可能となる。
よυ、書き替え特性の向上が可能となる。
以下本発明の一実施例を図面を用いて説明する。
メモリセルの基本構成は第２図の等何回路で説明した通
りである。このメモリセルをマトリックス状に配列しメ
モリセルアレイを構成する。
りである。このメモリセルをマトリックス状に配列しメ
モリセルアレイを構成する。
不揮発性メモリは、たとえば次に示す様な方法で実現で
きる。すなわち、消去電極となる拡散層領域上に、ゲー
ト絶縁膜を形成する（第１図（ａ））。
きる。すなわち、消去電極となる拡散層領域上に、ゲー
ト絶縁膜を形成する（第１図（ａ））。
その後、光露光技術を用いてトンネル絶縁膜を形成する
領域のパターニングを行う。（第１図（ｂ）。）そして
、ここで形成されたレジストパターンをｉスフとしてゲ
ート絶縁膜を選択的にエツチングする。（第１図（Ｃ）
） その後、レジストパターンを剥離し、全面にたとえば（
至）酸化膜の形成を行う。（第１図（ｄ））次に異方性
エツチングを用いて、ゲート絶縁膜の側壁にのみ（２）
酸化膜を残す。これにより、トンネル絶縁膜の形成され
る領域が従来のものより小さくなり、これにより特性が
向上する。（第１図（ｅ）） この後は、通常の工程に従ってトンネル絶縁膜を形成し
、この上に浮遊ゲート、制御ゲートを形成して不揮発性
半導体メモリ装置が完成する。（第１図（ｆ））
領域のパターニングを行う。（第１図（ｂ）。）そして
、ここで形成されたレジストパターンをｉスフとしてゲ
ート絶縁膜を選択的にエツチングする。（第１図（Ｃ）
） その後、レジストパターンを剥離し、全面にたとえば（
至）酸化膜の形成を行う。（第１図（ｄ））次に異方性
エツチングを用いて、ゲート絶縁膜の側壁にのみ（２）
酸化膜を残す。これにより、トンネル絶縁膜の形成され
る領域が従来のものより小さくなり、これにより特性が
向上する。（第１図（ｅ）） この後は、通常の工程に従ってトンネル絶縁膜を形成し
、この上に浮遊ゲート、制御ゲートを形成して不揮発性
半導体メモリ装置が完成する。（第１図（ｆ））
第１図は本発明により不揮発性半導体装置を製造する過
程を示す断面図、第２図は電気的に書替え可能な不揮発
性半導体メモリセルの構造を概念的に表わす記号を示す
回路図である。 図において、 １・・・Ｐ型シリコン基板 ２・・・絶縁膜（シリコン酸化膜） ３・・・レジスト ４・・・ＣＶＤ酸化膜 ５・・・制御ゲート１ ６・・・制御ゲート２ ７・・・浮遊ゲート ８・・・トンネル酸化膜 第 １ 図 第 Ｌ 図 第２図
程を示す断面図、第２図は電気的に書替え可能な不揮発
性半導体メモリセルの構造を概念的に表わす記号を示す
回路図である。 図において、 １・・・Ｐ型シリコン基板 ２・・・絶縁膜（シリコン酸化膜） ３・・・レジスト ４・・・ＣＶＤ酸化膜 ５・・・制御ゲート１ ６・・・制御ゲート２ ７・・・浮遊ゲート ８・・・トンネル酸化膜 第 １ 図 第 Ｌ 図 第２図
Claims (1)
- 浮遊ゲートを有するメモリセルを半導体基板上に集積
形成してなる不揮発性半導体メモリ装置であって、各メ
モリセルは半導体基板に互いに隔離して形成されたソー
ス及びドレインとこれらソース・ドレイン間のチャネル
領域上に絶縁膜を介して形成された浮遊ゲートとこの浮
遊ゲートに対して極薄絶縁膜を介して対向し設置された
書替え電極と、前記浮遊ゲートに容量結合した１つ以上
の制御ゲートを備え、前記書替え電極と制御ゲートの電
位関係を設定して選択されたメモリセルのみ前記書替電
極と前記浮遊ゲートの間で、前記極薄絶縁膜を介してな
される電荷の授受により、記憶内容の書替えを行うよう
にした不揮発性半導体メモリ装置の製造方法において、
ゲート絶縁膜を形成する工程と、このゲート絶縁膜の任
意の箇所をエッチング除去する工程と、全面に絶縁膜を
形成する工程と、異方性エッチングにより前記エッチン
グ除去した箇所の側壁部にのみ絶縁膜を残す工程と、前
記エッチング除去した箇所に極薄絶縁膜を形成する工程
とを含んで少くともこの極薄絶縁膜上に浮遊ゲートを形
成する事を特徴とする不揮発性半導体メモリ装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1430785A JPS61174774A (ja) | 1985-01-30 | 1985-01-30 | 不揮発性半導体メモリ装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1430785A JPS61174774A (ja) | 1985-01-30 | 1985-01-30 | 不揮発性半導体メモリ装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61174774A true JPS61174774A (ja) | 1986-08-06 |
Family
ID=11857442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1430785A Pending JPS61174774A (ja) | 1985-01-30 | 1985-01-30 | 不揮発性半導体メモリ装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61174774A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63283070A (ja) * | 1987-05-14 | 1988-11-18 | Sanyo Electric Co Ltd | 不揮発性メモリ素子の製造方法 |
| EP0546353A2 (en) * | 1991-12-13 | 1993-06-16 | STMicroelectronics S.r.l. | Method for forming thin oxide portions particularly in electrically erasable and programmable read-only memory cells |
| US6756272B1 (en) | 1998-10-01 | 2004-06-29 | Nec Corporation | Method of manufacturing non-volatile semiconductor memory device |
-
1985
- 1985-01-30 JP JP1430785A patent/JPS61174774A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63283070A (ja) * | 1987-05-14 | 1988-11-18 | Sanyo Electric Co Ltd | 不揮発性メモリ素子の製造方法 |
| EP0546353A2 (en) * | 1991-12-13 | 1993-06-16 | STMicroelectronics S.r.l. | Method for forming thin oxide portions particularly in electrically erasable and programmable read-only memory cells |
| US6756272B1 (en) | 1998-10-01 | 2004-06-29 | Nec Corporation | Method of manufacturing non-volatile semiconductor memory device |
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