JPS63283070A - 不揮発性メモリ素子の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は半導体装置の製造方法に関するものであり、更
に詳しく言えば電気的に情報の書き換えが可能な半導体
不揮発性メモリ素子の製造方法に関するものである。

（ロ）従来の技術 第２図は従来例に係る製造方法によって作成された不揮
発性メモリ素子の構造断面図である。

（１）はＰ型Ｓｉ基板、（２）はＬＯＣＯ３法により形
成きれた厚い５ｉ０２膜、（３）と（４）はソース・ド
レイン（Ｎ型不純物層）　、　（５）はフローティング
ゲート用Ｓｉｎ、膜である。＜６）はフローティングゲ
ート電極に電荷注入するために薄く形成された５ｉＯａ
膜。

（７）はフローティングゲートとしてのポリＳｉ膜。

（８）はコントロールゲート用ＳｉＯｘ膜、（９）はコ
ントロールゲート電極としてのポリＳｉ膜であり、（１
０）はカバーＰＳＧ膜である。

この半導体メモリ素子は薄く形成されたＳｉＯ２膜（６
）を流れるトンネル電流を用いて情報の書き込み／消去
を行うものである。従ってトンネル効果を上げるために
は、一般に５１０　を膜（６）の膜厚をより薄くするこ
とが望ましい。

（ハ）発明が解決しようとする問題点 しかし、５ｉＣ）ａ膜（６）の膜厚を薄くする場合、ド
レイン（４）とフローティングゲート間の容量が増す。

このためコントロールゲートに印加する電圧のうちフロ
ーティングゲートに分割される電圧が減少し、薄膜化の
効果が十分に発揮できないという問題がある。なお薄膜
部（ｓｉｏｇ膜り６））の面積を減らせばトンネル領域
の電界は増すが、リソグラフィー技術上の限界があり、
制御良く微小領域を形成することが困難である。

本発明はかかる従来の問題に鑑みて創作されたものであ
り、薄膜部の面積を制御良＜ノ」１さくして高性能の不
揮発性メモリ素子を形成することの可能な製造方法の提
供を目的とする。

仲）問題点を解決するための手段 本発明の不揮発性メモリ素子の製造方法は、半導体基板
表面にソース・ドレイン層を形成する工程と、前記半導
体基板上にフローティングゲート用の第１の絶縁膜およ
び該第１の絶縁膜の上に第２の絶縁膜を被着する工程と
、前記第１．第２の絶縁膜を部分的に除去して前記ドレ
イン層の表面に達する開口部を設ける工程と、全面に第
３の絶縁膜を被着する工程と、前記第３の絶縁膜を異方
性エツチングすることにより、前記開口部の側面に該第
３の絶縁膜を残す工程と、前記開口部の底面を介して露
出するドレイン層の表面に電荷注入用の第４の絶縁膜を
形成する工程と、前記第１の絶縁膜および第４の絶縁膜
の上にフローティングゲート用の第１の導電膜を形成す
る工程と、前記第１の導電膜上にコントロールゲート用
の第５の絶縁膜を形成する工程と、前記第５の絶縁膜上
にコントロールゲート用の第２の導電膜を形成する工程
とを有することを特徴としている。

（ホ）作用 本発明によれば、リソグラフィー技術によりドレイン層
の表面に達する開口部を設けた後、異方性エツチングに
より該開口部の側面に第３の絶縁膜を残すことにより、
実質的に極めて微小な開口部を制御良く形成することが
できる。

これにより、該第３の絶縁膜の膜厚を十分に薄くしても
、フローティングゲートの容量の増大を抑えることが可
能となる。従ってコントロールゲートに印加される電圧
を、フローティングゲートに十分分割して印加すること
ができ、トンネル効果による電荷注入効率の向上を図る
ことができる。

（へ）実施例 次に図を参照しながら本発明の実施例について説明する
。第１図は本発明の実施例に係る不揮発性メモリ素子の
製造工程を説明する図である。

＝４＝ （１〉まずＰ型Ｓｉ基板（１１）に、ＬＯＣＯ８法によ
り厚いＳｉＯ、膜を形成し、次いでＮ型のソース・ドレ
イン（１３）　、　（１４）を形成する。次に熱酸化に
よりフローティングゲート用の薄いＳｉｎ、膜（１５）
（５００人程度）、ＣＶＤ法によりＳｉＮ膜（１６）（
５００定形度）を被着形成する。その後、レジスト膜（
１７）（１μｍ程度）を被着した後、該レジスト膜をマ
スクにエツチングして、開口部（１８）を形成する（同
図（ａ））。このときの開口部の面積は１μｍ２である
とする。

（２）次にＣＶＤ法により５１０２膜（１９）　（約０
．３μｍ）を被着する（同図（ｂ））。

（３）次いで異法性エツチングによりＳｉＯ□膜（１９
）をエツチングして、開口部の側面にのみ該５ｉ０ｚ膜
＜１９）を残す（同図（Ｃ）。このときＳｉＮ膜（１６
）はエツチングのストッパーとして働く。なおストッパ
ーとしては、ＳｉＮ膜の代わりにポリＳｉ膜（絶縁膜）
を用いてもよい。

これにより開口部の面積を０．５μｍ２程度に小さくす
ることができる。なお、この幅は通常のすソゲラフイー
技術では制御良く形成することができないものである。

（４）次にＳｉＮ膜（１６）を部分的に除去し、ドレイ
ン領域上にのみ残す。これによりドしイン領域を被覆す
る絶縁膜の厚さは厚くなるので、フローティングゲート
の容量の低減化に寄与することができる。

その後、開口部を介して露出しているＳｉ基板を熱酸化
して、薄いＳｉｎ、膜（２０）（１００定形度）を形成
する（同図（ｄ））。

り５）次にｃｖｐ法によりポリＳｉ膜（２２）（０，４
μｍ程度）を被着した後、部分的に除去してフローティ
ングゲート電極を形成する（同図（ｅ））。

（６）次いでＣｖＤ法ニヨリＳｉＯ、膜（２３）（５０
０定形度）を被着してコントロールゲート用の絶縁膜を
形成し、さらにポリＳｉ膜（２３）からなるコントロー
ルゲート電極を形成する。そしてカバー用ＰＳＧ膜（２
４）を被着することにより、本発明の実施例を係る不揮
発性メモリ素子が完成する（同図（ｆ））。

このように、本発明の実施例によれはＳｉｎ、膜（２０
）の形成面積を制御良くノドさくすることができるので
、Ｓｉｎ、膜（２０）の膜厚を薄くしてもフローティン
グゲート容量の増大を抑えることがてきる。これにより
コントロールゲートに印加された電圧がフローティング
ゲートに分割される重圧の割合の低下を抑えることがで
きる。従って５ｘＯ２膜（２０）の電界が増大するので
、電荷注入効率の良い不揮発性メモリ素子を得ることが
可能となる。

クト）発明の詳細 な説明したように、本発明によれば開口部の大きさを制
御良く小さくできるので、該開口部に形成される絶縁膜
の膜厚を薄くしてもフローティングゲート全体の容量の
増大を抑えることができる。これによりコントロールゲ
ート電圧がフローティングゲートに分割される電圧の割
合の低下を抑えることができるので、より薄膜化した絶
縁膜中の電界は増大する。このためトンネル効果による
電荷注入効率の良好な不揮発性メモリ素子を得ることが
可能となる。

【図面の簡単な説明】

第１図は本発明の実施例に係る不揮発性メモリ素子の製
造工程を説明する断面図、 第２図は従来例に係る製造方法により形成される不揮発
性メモリ素子の断面図である。 （１）、（１１）・・・Ｐ型Ｓｉ基板、　（２）、　（
５）、　（６）、　（８）、　（１２）、（１５）、（
１９）、（２０）、（２２）・・・５ｘＯｔ膜、　　　
　（３）、（１３）・・・ソース、　　（４）、　（１
４）・・・ドレイン、　　（７）、　（２１）・・・フ
ローティングゲート電極（ポリＳｉ膜）、　（９）、　
（２３）・・・コントロールゲート電極（ポリＳｉ膜）
、　　（１０＞、（２４）・・・ＰＳＧ膜、　　（１６
）・・・ＳｉＮ膜、　　（１７）・・・レジスト膜、　
（１８）・・・開口部。

Claims (1)

【特許請求の範囲】
1. （１）半導体基板表面にソース・ドレイン層を形成する
   工程と、 前記半導体基板上にフローティングゲート用の第１の絶
   縁膜および該第１の絶縁膜の上に第２の絶縁膜を被着す
   る工程と、 前記第１、第２の絶縁膜を部分的に除去して前記ドレイ
   ン層の表面に達する開口部を設ける工程と、 第３の絶縁膜を被着する工程と、 前記第３の絶縁膜を異方性エッチングすることにより、
   前記開口部の側面に該第３の絶縁膜を残す工程と、 前記開口部の底面を介して露出するドレイン層の表面に
   電荷注入用の第４の絶縁膜を形成する工程と、 前記第１の絶縁膜および第４の絶縁膜の上にフローティ
   ングゲート用の第１の導電膜を形成する工程と、 前記第１の導電膜上にコントロールゲート用の第５の絶
   縁膜を形成する工程と、 前記第５の絶縁膜上にコントロールゲート用の第２の導
   電膜を形成する工程とを有することを特徴とする不揮発
   性メモリ素子の製造方法。