JPH04186882A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH04186882A JPH04186882A JP2316699A JP31669990A JPH04186882A JP H04186882 A JPH04186882 A JP H04186882A JP 2316699 A JP2316699 A JP 2316699A JP 31669990 A JP31669990 A JP 31669990A JP H04186882 A JPH04186882 A JP H04186882A
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Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
不揮発性半導体記憶装置およびその製造方法に関し。
メモリセルトランジスタの占有面積を増大させることな
く第２絶縁膜による容量を増大させて。
く第２絶縁膜による容量を増大させて。
書き込み効率を高めることを目的とし。
メモリセルトランジスタが浮遊ゲートおよび制御ゲート
を有する不揮発性半導体記憶装置であって、制御ゲート
を浮遊ゲートの上面のみならず。
を有する不揮発性半導体記憶装置であって、制御ゲート
を浮遊ゲートの上面のみならず。
延長させて浮遊ゲートのワード線方向の側面を覆うよう
に構成し。
に構成し。
製造方法は、半導体基板上に第１絶縁膜を形成する工程
と、該第１絶縁膜上に第１導電層を形成する工程と、該
第１導電層上に第２絶縁膜を形成する工程と、該第２絶
縁膜上に第２導電層を形成する工程と、該第２導電層、
前記第２絶縁膜、前記第１導電層および前記第１絶縁膜
を少なくとも一部パターニングする工程と、全面に第３
絶縁膜を形成する工程と、前記第２導電層を被覆する部
分の該第３絶縁膜のうちの上部および側面の一部を除去
する工程と、全面に第３導電層を形成する工程と、該第
３導電層を、前記第１ｓ電屡の側面を被覆するようにパ
ターニングする工程とを含むように構成する。
と、該第１絶縁膜上に第１導電層を形成する工程と、該
第１導電層上に第２絶縁膜を形成する工程と、該第２絶
縁膜上に第２導電層を形成する工程と、該第２導電層、
前記第２絶縁膜、前記第１導電層および前記第１絶縁膜
を少なくとも一部パターニングする工程と、全面に第３
絶縁膜を形成する工程と、前記第２導電層を被覆する部
分の該第３絶縁膜のうちの上部および側面の一部を除去
する工程と、全面に第３導電層を形成する工程と、該第
３導電層を、前記第１ｓ電屡の側面を被覆するようにパ
ターニングする工程とを含むように構成する。
本発明は、半導体装置およびその製造方法、特に不揮発
性半導体記憶装置およびその製造方法に関する。
性半導体記憶装置およびその製造方法に関する。
不揮発性半導体記憶装置として、ＰＲＯＭ、ＥＰＲＯＭ
、ＥＥＰＲＯＭなどがある。
、ＥＥＰＲＯＭなどがある。
［従来の技術〕
第９図は、従来例を示す図である。同図（ａ）は平面図
、同図（ｂ）はＡ−Ａ’断面図、同図（ｃ）はＢ−Ｂ’
断面図である。
、同図（ｂ）はＡ−Ａ’断面図、同図（ｃ）はＢ−Ｂ’
断面図である。
第９図において、９１はシリコン基板、９２はフィール
ド酸化膜、９３は第１絶縁膜（ゲート絶縁膜）、９４は
浮遊ゲート、９５は第２絶縁膜。
ド酸化膜、９３は第１絶縁膜（ゲート絶縁膜）、９４は
浮遊ゲート、９５は第２絶縁膜。
９６は制御ゲート（ワード線）である。
本従来例は、ＦＡＭＯ３型ＥＰＲＯＭである。
ＦＡＭＯ３型ＥＰＲＯＭのデータの書き込みは。
シリコン基板９１と制御ゲート９６との間に電圧を印加
し、シリコン基板９１の表面に発生するホットエレクト
ロンをゲート絶縁膜を構成する第１絶縁ＩＩ！９３を透
過して浮遊ゲート９４に注入することにより行う。
し、シリコン基板９１の表面に発生するホットエレクト
ロンをゲート絶縁膜を構成する第１絶縁ＩＩ！９３を透
過して浮遊ゲート９４に注入することにより行う。
（発明が解決しようとする課題］
ＦＡＭＯ３型ＥＰＲＯＭにおけるデータの書き込み効率
は、シリコン基板９１と制御ゲート９６との間に印加さ
れた電圧のうち、シリコン基Ｆｉ９１と浮遊ゲート９４
との間にかかる電圧が大きいほど高くなる。
は、シリコン基板９１と制御ゲート９６との間に印加さ
れた電圧のうち、シリコン基Ｆｉ９１と浮遊ゲート９４
との間にかかる電圧が大きいほど高くなる。
これを、第１０図を用いて説明する。
同図（ａ）はＦＡＭＯ３型ＥＰＲＯＭのセルトランジス
タの断面槓弐図、同図（ｂ）はその等価回路である。
タの断面槓弐図、同図（ｂ）はその等価回路である。
半導体基板と浮遊ゲートとで構成されるキャパシタの容
量を０６．浮遊ゲートと制御ゲートとで構成されるキャ
パシタの容量をＣＦとする。
量を０６．浮遊ゲートと制御ゲートとで構成されるキャ
パシタの容量をＣＦとする。
いま、制御ゲートに電圧ＶＰを印加すると、浮遊ゲート
には次に示す電圧■。がかかる。
には次に示す電圧■。がかかる。
ｖ、＝ｖ、 （］／（（ＣＧ／ＣＦ） ＋１））チャネ
ルホットエレクトロンによる注入電流を大きくとってデ
ータの書き込み効率を高くするためには、この■６の値
を大きくする必要がある。
ルホットエレクトロンによる注入電流を大きくとってデ
ータの書き込み効率を高くするためには、この■６の値
を大きくする必要がある。
すなわち、上式よりＣ，／Ｃ，の比を小さくとれば、注
入電流を大きくできることがわかる。したがって、浮遊
ゲートと制御ゲートとで構成されるキャパシタの容量Ｃ
４を大きくすればよいことになる。
入電流を大きくできることがわかる。したがって、浮遊
ゲートと制御ゲートとで構成されるキャパシタの容量Ｃ
４を大きくすればよいことになる。
しかし、ＦＡＭＯ３型ＥＰＲＯＭの高集積化に伴い素子
が微細化するのにしたがって、メモリセル内にフリース
ペースが無くなり、浮遊ゲート９４および制御ゲート９
６の面積が小さくなってきた。その結果、浮遊ゲート９
４と制御ゲート９６とで構成されるキャパシタの容量Ｃ
Ｆが小さくなる。すると、上式の■。の値が小さくなる
ので。
が微細化するのにしたがって、メモリセル内にフリース
ペースが無くなり、浮遊ゲート９４および制御ゲート９
６の面積が小さくなってきた。その結果、浮遊ゲート９
４と制御ゲート９６とで構成されるキャパシタの容量Ｃ
Ｆが小さくなる。すると、上式の■。の値が小さくなる
ので。
書き込み効率が低下する。
浮遊ゲート９４と制御ゲート９６とで構成されるキャパ
シタの容量ＣＦが小さくなるのを防止する手段として、
第２絶縁膜９５の膜厚を薄くすることが考えられるが、
第２絶縁膜９５の膜厚を薄くすると制御ゲート９６と浮
遊ゲート９４との間の耐圧が低下する。また、耐圧が低
下する前にす−ク電流が流れるという欠点があり、第２
絶縁膜９５は今以上に薄くすることは不可能である。
シタの容量ＣＦが小さくなるのを防止する手段として、
第２絶縁膜９５の膜厚を薄くすることが考えられるが、
第２絶縁膜９５の膜厚を薄くすると制御ゲート９６と浮
遊ゲート９４との間の耐圧が低下する。また、耐圧が低
下する前にす−ク電流が流れるという欠点があり、第２
絶縁膜９５は今以上に薄くすることは不可能である。
つまり、従来のＦＡＭＯ３型ＥＦＲＯＭには。
高集積化するのに伴って書き込み効率が低下する。
という問題があった。
本発明は、この問題点を解決して、メモリセルトランジ
スタの内存面積を増大させることなく第２絶縁膜による
容量を増大させて、書き込み効率を高めた半導体装置の
製造方法、特に不揮発性半導体記憶装置およびその製造
方法を掃供することを目的とする。
スタの内存面積を増大させることなく第２絶縁膜による
容量を増大させて、書き込み効率を高めた半導体装置の
製造方法、特に不揮発性半導体記憶装置およびその製造
方法を掃供することを目的とする。
上記の目的を達成するためムこ１本発明に係る半導体装
置は、メモリセルトランジスタが浮遊ゲートおよび制御
ゲートを有する不揮発性半導体記憶装置であって、制御
ゲートを浮遊ゲートの上面のみならず、延長させて浮遊
ゲートのワード線方向の側面を覆うように構成し。
置は、メモリセルトランジスタが浮遊ゲートおよび制御
ゲートを有する不揮発性半導体記憶装置であって、制御
ゲートを浮遊ゲートの上面のみならず、延長させて浮遊
ゲートのワード線方向の側面を覆うように構成し。
製造方法は、半導体基板上に第１絶縁膜を形成する工程
と、該第１絶縁膜上に第１導電層を形成する工程と、該
第１導電層上に第２絶縁膜を形成する工程と、該第２絶
縁膜上に第２導電層を形成する工程と、該第２導電層、
前記第２絶縁膜、前記第１導電層および前記第１絶縁膜
を少なくとも一部パターニングする工程と、全面に第３
絶縁膜を形成する工程と、前記第２導電層を被覆する部
分の該第３絶縁膜のうちの上部および側面の一部を除去
する工程と、全面に第３導電層を形成する工程と、該第
３導電層を、前記第１導電層の側面を被覆するようにパ
ターニングする工程とを含むように構成する。
と、該第１絶縁膜上に第１導電層を形成する工程と、該
第１導電層上に第２絶縁膜を形成する工程と、該第２絶
縁膜上に第２導電層を形成する工程と、該第２導電層、
前記第２絶縁膜、前記第１導電層および前記第１絶縁膜
を少なくとも一部パターニングする工程と、全面に第３
絶縁膜を形成する工程と、前記第２導電層を被覆する部
分の該第３絶縁膜のうちの上部および側面の一部を除去
する工程と、全面に第３導電層を形成する工程と、該第
３導電層を、前記第１導電層の側面を被覆するようにパ
ターニングする工程とを含むように構成する。
本発明の原理を、第１図をかりて説明する。
同図において、１は半導体基板、２は拡散層。
３はゲート絶縁膜を構成する第１絶縁膜２４は浮遊ゲー
ト ５は第２絶縁膜、６は制御ゲートである。
ト ５は第２絶縁膜、６は制御ゲートである。
本発明に係る不揮発性半導体記憶装置は、制御ゲートを
浮遊ゲートの上面のみならず、延長させて浮遊ゲートの
ワード線方向の側面を覆っている。
浮遊ゲートの上面のみならず、延長させて浮遊ゲートの
ワード線方向の側面を覆っている。
したがって、浮遊ゲート４−第２絶縁膜５−制御ゲート
６から成るキャパシタＣ１の容量が増大する。その結果
、半導体基板１−第１絶縁膜３−浮遊ゲート４から成る
キャパシタの容量をＣ０とし。
６から成るキャパシタＣ１の容量が増大する。その結果
、半導体基板１−第１絶縁膜３−浮遊ゲート４から成る
キャパシタの容量をＣ０とし。
制御ゲート６に印加する電圧を■、とすると、浮遊ゲー
ト４にかかる電圧ｖ６は。
ト４にかかる電圧ｖ６は。
■。＝ ■ｐ Ｉ １ ／ （（Ｃｃ／ ＣＦ） ＋Ｉ
Ｎとなるので、チャネルホットエレクトロンによる注
入電流が大きくなる。したがって、データの書き込み効
率が高（なる。
Ｎとなるので、チャネルホットエレクトロンによる注
入電流が大きくなる。したがって、データの書き込み効
率が高（なる。
〔実 施 例］
（半導体装置の実施例）
第１図は９本発明の一実施例を示す図である。
同図において、１は半導体基板、２は拡散層。
３はゲート絶縁膜を構成する第１絶縁膜、４は浮遊ゲー
ト、５は第２絶縁膜、６は制御ゲートである。
ト、５は第２絶縁膜、６は制御ゲートである。
本発明に係る不揮発性半導体記憶装置は、制御ゲート６
を浮遊ゲート４の上面のみならず、延長させて浮遊ゲー
ト４のワード線方向の側面を覆っている。したがって、
浮遊ゲート４−第２絶縁膜５−制御ゲート６から成るキ
ャパシタｃ１の容量が増大する。その結果、半導体基板
１−第１絶縁膜３−浮遊ゲート４から成るキャパシタの
容量をＣ０とし、制御ゲート６に印加する電圧をＶ、と
すると、浮遊ゲート４にかがる電圧■６は。
を浮遊ゲート４の上面のみならず、延長させて浮遊ゲー
ト４のワード線方向の側面を覆っている。したがって、
浮遊ゲート４−第２絶縁膜５−制御ゲート６から成るキ
ャパシタｃ１の容量が増大する。その結果、半導体基板
１−第１絶縁膜３−浮遊ゲート４から成るキャパシタの
容量をＣ０とし、制御ゲート６に印加する電圧をＶ、と
すると、浮遊ゲート４にかがる電圧■６は。
Ｖ６＝ＶＰ ［／（（ｃｃ／ＣＦ） ＋１）１となるの
で、チャ２ルホントエレクトロンによる注入電流が大き
くなる。したがって、データの書き込み効率が高くなる
。
で、チャ２ルホントエレクトロンによる注入電流が大き
くなる。したがって、データの書き込み効率が高くなる
。
（製造方法の実施例）
第２図〜第８図は１本発明に係る半導体装置の製造方法
の実施例の各工程を示す図である。
の実施例の各工程を示す図である。
以下、工程順に説明する。
〈工程１．第２図〉
ｐ型シリコン基板１１の表面にシリコン酸化膜１２を２
００人の厚さに成膜する。これは第１絶縁膜（ゲート酸
化膜）と成る。
００人の厚さに成膜する。これは第１絶縁膜（ゲート酸
化膜）と成る。
表面にポリシリコン層１３をＣＶＤ法により５０００人
の厚さに成長させる。
の厚さに成長させる。
表面にシリコン酸化膜１４を２００人の厚さに成膜する
。これは第２絶縁膜と成る。
。これは第２絶縁膜と成る。
表面にポリシリコン層１５をＣＶＤ法により５０００人
の厚さに成長させる。
の厚さに成長させる。
〈工程２．第２図、第３図〉
ポリンリコン層１５．シリコン酸化膜１４．ポリシリコ
ン層１３およびシリコン酸化膜１２を異方性エツチング
によってバターニングする。その結果、ポリシリコン層
１３は浮遊ゲート１６と成る。
ン層１３およびシリコン酸化膜１２を異方性エツチング
によってバターニングする。その結果、ポリシリコン層
１３は浮遊ゲート１６と成る。
〈工程３．第４図〉
全面に９００ ’Ｃの熱酸化によってシリコン酸化膜１
８を２００人の厚さに成膜する。
８を２００人の厚さに成膜する。
その結果、浮遊ゲート１６の側面、ポリシリコン層１７
の上面および側面にシリコン酸化膜１８が形成される。
の上面および側面にシリコン酸化膜１８が形成される。
〈工程４．第５図〉
全面にレジスト２０をｌｕｍの厚さに塗布した後、ポリ
シリコン層１７の上部および側面の一部が露出するまで
アノシャー等を用いてエッチハックする。
シリコン層１７の上部および側面の一部が露出するまで
アノシャー等を用いてエッチハックする。
〈工程５．第５図、第６図〉
露出したシリコン酸化膜１８をエツチングによって除去
する。
する。
レジスト２０を剥離する。
〈工程６．第７図〉
全面にシラン等のガスを用いたＣＶＤ法により３０００
人の厚さのポリノリコン層２１を成長させる。
人の厚さのポリノリコン層２１を成長させる。
その後、ホスフィンの減圧高温拡散またはイオン注入に
よる不純物拡散により、このポリシリコン層２１を低導
電層化する。
よる不純物拡散により、このポリシリコン層２１を低導
電層化する。
〈工程７．第７図、第８図〉
ポリシリコン層２１をＣＣｌ４ガス等を用いて異方性エ
ツチングし、浮遊ゲート１６の側面にポリシリコン層２
１のサイドウオールを形成する。このサイドウオールは
ポリシリコン層１７と側面で接触することで一体化して
おり、制御ゲート２２の一部と成る。
ツチングし、浮遊ゲート１６の側面にポリシリコン層２
１のサイドウオールを形成する。このサイドウオールは
ポリシリコン層１７と側面で接触することで一体化して
おり、制御ゲート２２の一部と成る。
以上の各工程を経て１本発明の不揮発性半導体記憶装置
が完成する。
が完成する。
一例として、浮遊ゲートのゲート長を０．８μｍ。
ゲート幅を１．６μｍ、ゲート厚を５０００人とすると
５従来のＦＡＭＯ５構造では、キャパシタ面積Ｓ、は。
５従来のＦＡＭＯ５構造では、キャパシタ面積Ｓ、は。
Ｓ、＝０．８ ｘ １．６
＝１．２８［μｍ ｌ ］
である。
本発明の不揮発性半導体記憶装置のキャパシタ面積Ｓは
。
。
ｓ ＝ ｏ、 ｓ ｘ １．６ Ｘ ０．５ ×２＝２
．８８［μｍ ｌ ］ となる。
．８８［μｍ ｌ ］ となる。
したがって１本発明のキャパシタ面積Ｓと従来構造のキ
ャパシタ面積Ｓ０の比は。
ャパシタ面積Ｓ０の比は。
Ｓ／５０−２．２５
となる。
その結果１本発明のように浮遊ゲートの側面にも上面と
同し厚さの絶縁膜を形成すると、キャパシタ面積を従来
構造に比して２．２５倍にすることができる。すなわち
、浮遊ゲート−第２絶縁膜−制御ゲートから構成される
キャパシタの容量Ｃ４を２．２５倍大きくすることが可
能になる。
同し厚さの絶縁膜を形成すると、キャパシタ面積を従来
構造に比して２．２５倍にすることができる。すなわち
、浮遊ゲート−第２絶縁膜−制御ゲートから構成される
キャパシタの容量Ｃ４を２．２５倍大きくすることが可
能になる。
本発明によれば、メモリセルトランジスタの占有面積を
増大させることなく第２絶縁膜による容量を増大させる
ことができるので、素子の高集積化に伴って微細化が進
んでも、書き込み効率を高めることが可能になる。した
がって、不揮発性半導体記憶装置の微細化、高速化に寄
与するところが大きい。
増大させることなく第２絶縁膜による容量を増大させる
ことができるので、素子の高集積化に伴って微細化が進
んでも、書き込み効率を高めることが可能になる。した
がって、不揮発性半導体記憶装置の微細化、高速化に寄
与するところが大きい。
また、第２絶縁膜の面積を充分に大きくすることができ
るので、絶縁膜を蒲＜シでも充分な容量を確保すること
ができる。したがって、不揮発性半導体記憶装置の信軌
性の向上に寄与するところが大きい。
るので、絶縁膜を蒲＜シでも充分な容量を確保すること
ができる。したがって、不揮発性半導体記憶装置の信軌
性の向上に寄与するところが大きい。
第１図は本発明の一実施例を示す図。
第２図〜第８図は本発明に係る半導体装置の製造方法の
各工程を示す図。 第９図は従来例を示す図。 第１０図はＦＡＭＯ３型ＥＦＲＯＭのセルトランジスタ
を示す図 である。 第１図において １：半導体基板 ２：拡散層 ３：第１絶縁膜 ４：浮遊ゲート ５：第２絶縁膜 ６：制御ゲート
各工程を示す図。 第９図は従来例を示す図。 第１０図はＦＡＭＯ３型ＥＦＲＯＭのセルトランジスタ
を示す図 である。 第１図において １：半導体基板 ２：拡散層 ３：第１絶縁膜 ４：浮遊ゲート ５：第２絶縁膜 ６：制御ゲート
Claims (2)
- （１）メモリセルトランジスタが浮遊ゲートおよび制御
ゲートを有する不揮発性半導体記憶装置であって、 制御ゲートを浮遊ゲートの上面のみならず、延長させて
浮遊ゲートのワード線方向の側面を覆った ことを特徴とする半導体装置。 - （２）メモリセルトランジスタが浮遊ゲートおよび制御
ゲートを有する不揮発性半導体記憶装置の製造方法であ
って、 半導体基板上に第１絶縁膜を形成する工程と、該第１絶
縁膜上に第１導電層を形成する工程と、該第１導電層上
に第２絶縁膜を形成する工程と、該第２絶縁膜上に第２
導電層を形成する工程と、該第２導電層、前記第２絶縁
膜、前記第１導電層および前記第１絶縁膜を少なくとも
一部パターニングする工程と、 全面に第３絶縁膜を形成する工程と、 前記第２導電層を被覆する部分の該第３絶縁膜のうちの
上部および側面の一部を除去する工程と、全面に第３導
電層を形成する工程と、 該第３導電層を、前記第１導電層の側面を被覆するよう
にパターニングする工程 とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2316699A JPH04186882A (ja) | 1990-11-21 | 1990-11-21 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2316699A JPH04186882A (ja) | 1990-11-21 | 1990-11-21 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04186882A true JPH04186882A (ja) | 1992-07-03 |
Family
ID=18079917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2316699A Pending JPH04186882A (ja) | 1990-11-21 | 1990-11-21 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04186882A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09116031A (ja) * | 1995-10-14 | 1997-05-02 | Nec Corp | 不揮発性半導体メモリ装置とその製造方法 |
| JP2001168213A (ja) * | 1999-12-03 | 2001-06-22 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
| JP2006319293A (ja) * | 2005-05-12 | 2006-11-24 | Hynix Semiconductor Inc | フラッシュメモリ素子およびその製造方法 |
| JP2013051425A (ja) * | 2006-03-31 | 2013-03-14 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
-
1990
- 1990-11-21 JP JP2316699A patent/JPH04186882A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09116031A (ja) * | 1995-10-14 | 1997-05-02 | Nec Corp | 不揮発性半導体メモリ装置とその製造方法 |
| JP2001168213A (ja) * | 1999-12-03 | 2001-06-22 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
| JP2006319293A (ja) * | 2005-05-12 | 2006-11-24 | Hynix Semiconductor Inc | フラッシュメモリ素子およびその製造方法 |
| JP2013051425A (ja) * | 2006-03-31 | 2013-03-14 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
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