JP2006319293A - フラッシュメモリ素子およびその製造方法 - Google Patents

Abstract

【課題】周辺セルの干渉効果によるしきい値電圧シフトを減らすためのフラッシュメモリ素子およびその製造方法を提供する。
【解決手段】半導体基板上に形成されたトンネル誘電膜と、前記トンネル誘電膜上に形成され、セル単位で島状に分離されるフローティングゲートと、前記フローティングゲートを含んだ全面に形成された層間誘電膜と、前記層間誘電膜上に形成され、前記フローティングゲートの上面および側面を完全に覆いながら一方向に配列されるコントロールゲートとを含む。
【選択図】図４

Description

本発明は、フラッシュメモリ素子に係り、特に、フローティングゲート間の干渉を減らし且つカップリング比(coupling ratio)を向上させるのに適したフラッシュメモリ素子およびその製造方法に関する。

高集積化に伴ってフラッシュメモリセルのサイズが小さくなっているが、パターニング(patterning)技術および装備の限界によりその進歩速度が遅くなっている実情である。

このような限界を克服するために、１つのメモリセルに複数のデータを保存することが可能な多重ビットセルについての研究が活発に行われている。このような方式のメモリセルをいわゆるマルチレベルセル（Multi Level Cell：ＭＬＣ）という。

通常、マルチレベルセル（ＭＬＣ）は、２つ以上のしきい値電圧(threshold voltage)分布を有し、これに対応する２つ以上のデータ保存状態を有する。

図１はマルチレベルセルのデータ保存状態を示す図である。

図１に示すように、２ビットのデータをプログラムすることが可能なマルチレベルセル（ＭＬＣ）は、４つのデータ保存状態、すなわち‘１１’、‘１０’、‘０１’、‘００’を有する。これらの分布は、それぞれマルチレベルセル（ＭＬＣ）のしきい値電圧分布に対応する。例えば、メモリセルのしきい値電圧分布がそれぞれ−２．７Ｖ以下、０．３〜０．７Ｖ、１．３〜１．７Ｖ、２．３〜２．７Ｖであると仮定すると、前記‘１１’は−２．７Ｖ以下、‘１０’は０．３〜０．５Ｖ、‘０１’は１．３〜１．７Ｖ、‘００’は２．３〜２．７にそれぞれ対応する。すなわち、マルチレベルセル（ＭＬＣ）のしきい値電圧が前記４つのしきい値電圧分布のいずれか一つに該当すると、‘１１’、‘１０’、‘０１’、‘００’のうちそれに該当する２ビットのデータ情報が前記メモリセルに保存される。

したがって、各レベルでしきい値電圧分布を細密に調節しなければならない必要がある。例えば、一つのレベルに対する範囲は約１Ｖに調節されるべきであり、このために、センシングマージン(sensing margin)は、プログラムパルスステップ(program pulse step)と関連があるが、約０．２Ｖ程度に調節されるべきである。

しかし、一つのレベルに対する範囲またはセンシングマージンを非常に細かく調節すると、製品の性能低下につながるため、あまり小さく作ることができない。セルの固有なしきい値電圧シフト(threshold voltage shift)を０．２Ｖ程度と考慮すれば、調節すべきしきい値電圧分布は０．４Ｖ未満でなければならない。

このようなしきい値電圧分布を成すためには、最も理想的に調節することが可能なしきい値電圧分布がプログラムパルスステップと関連していることを考慮するとき、約０．２Ｖ未満への調節が不可である。

ここに、ブロックパターン(block pattern)依存性を考慮すると、周辺セルの状態に伴う干渉効果によるしきい値電圧の変動幅は殆ど０．０５Ｖ以下に調節しなければならない。

図２はセルサイズの縮小に伴う干渉効果によるしきい値電圧ｄＶＴのシフト現象を示すグラフである。

図２に示すように、ビットライン方向の周辺セルによって変わるしきい値電圧値ｄＶＴは０．０５Ｖ以下なので、大きく問題にならない。ところが、ワードライン方向の周辺セルによって変わるしきい値電圧値ｄＶＴが０．３〜０．５Ｖにもなって、ＭＬＣセルを実現することが非常に難しい実情である。

本発明は、前述した従来の技術の問題点を解決するためのもので、その目的とするところは、周辺セルの干渉効果によるしきい値電圧シフトを減らすためのフラッシュメモリ素子およびその製造方法を提供することにある。

上記目的を達成するために、本発明に係るフラッシュメモリ素子は、半導体基板上に形成されたトンネル誘電膜と、前記トンネル誘電膜上に形成され、セル単位で島状に分離されるフローティングゲートと、前記フローティングゲートを含んだ全面に形成された層間誘電膜と、前記層間誘電膜上に形成され、前記フローティングゲートの上面および側面を完全に覆いながら一方向に配列されるコントロールゲートとを含む。

前記コントロールゲートの前記一方向に垂直な他方向への幅は、前記フローティングゲートの他方向への幅と前記層間誘電膜の厚さの２倍とオーバーレイマージンとを加算した値に該当することが好ましい。

前記オーバレイマージンは、ミスアラインマージンと前記他方向での前記フローティングゲートの両側面に形成されるコントロールゲートの最小厚さとの和であることが好ましい。

前記他方向での前記フローティングゲートの両側面に形成されるコントロールゲートの最小厚さは、１０ｎｍであることが好ましい。

前記フローティングゲートは、四角形、円形、楕円形または多角形であることが好ましい。

また、上記の構造を有するフラッシュメモリ素子の製造方法は、素子分離膜によって活性領域とフィールド領域とに分離された半導体基板上にトンネル誘電膜を形成する段階と、前記活性領域および前記活性領域に隣接したフィールド領域上に、セル単位で島状に分離されるフローティングゲートを形成する段階と、全面に層間誘電膜を形成する段階と、前記層間誘電膜上にコントロールゲート用電極物質を形成する段階と、前記コントロールゲート用電極物質をパターニングして、前記フローティングゲートの上面および側面を完全に覆うコントロールゲートラインを形成する段階とを含んで形成する。

前記コントロールゲート用電極物質を形成した後、コントロールゲート用電極物質の一定の領域上にハードマスク膜パターンを形成する段階と、前記ハードマスク膜パターンの側面にハードマスク膜のスペーサを形成する段階とをさらに含み、前記コントロールゲート用電極物質のパターニングの際に前記ハードマスク膜パターンおよびハードマスク膜をマスクとして用いることが好ましい。

前記ハードマスク膜および前記ハードマスク膜スペーサは、酸化膜で形成することが好ましい。

前記コントロールゲートを形成した後、エッチングダメージを緩和するための再酸化工程を行う段階をさらに含むことが好ましい。

前記トンネル誘電膜は、酸化膜で形成し、前記層間誘電膜は、酸化膜、または酸化膜と窒化膜との積層膜で形成することが好ましい。

前記フローティングゲートとコントロールゲートは、ポリシリコンまたは金属化合物で形成することが好ましい。

本発明は、次のような効果がある。

第一に、フローティングゲートが完全に覆われるようにコントロールゲートを形成して、コントロールゲートを介して隣接したフローティングゲート間の干渉を減らすことができる。したがって、フローティングゲート間の干渉によるしきい値電圧のシフト値を減らすことができるので、ＭＬＣの実現が容易である。

第二に、フローティングゲートが完全に覆われるようにコントロールゲートを形成してコントロールゲートとフローティングゲート間のオーバーラップ面積、すなわちカップリング比を向上させることができる。したがって、セル動作電圧および消費電力を減らすことができる。

第三に、消費電力を減らすことができるので、周辺回路の高電圧トランジスタおよびポンプサイズの縮小が可能になってポンプサイズの縮小によるチップサイズの減少および総ダイ数の増加を図ることができる。

以下、添付図面を参照して本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は当該技術分野で通常の知識を有する者に本発明の範疇をより完全に知らせるために提供されるものである。本発明の範囲は本願の特許請求の範囲によって理解されるべきである。

図３は本発明の実施例に係るフラッシュメモリ素子の平面図、図４は図３のＡ−Ａ線に沿った断面図である。

図３および図４を参照すると、ワードライン方向に配列されるストライプパターンの素子分離膜１１が半導体基板１０を活性領域とフィールド領域に分離しており、素子分離膜１１の形成された半導体基板１０の表面に沿ってトンネル誘電膜１２が形成されており、前記活性領域およびこの活性領域に隣接したフィールド領域の上に、セル単位で分離された島状の複数のフローティングゲート１３が形成されており、前記フローティングゲート１３を含んだ半導体基板１０の表面上には層間誘電膜１４が形成されており、前記ワードライン方向に垂直なビットライン方向にストライプパターンのコントロールゲート１５が前記フローティングゲート１３の上面および側面を完全に覆うように形成されている。

既存のフラッシュメモリ素子の場合、ビットライン方向に隣り合うフローティングゲートの間にはコントロールゲートが位置するが、コントロールゲートのエッチングの際にフローティングゲートが同時にエッチングされるので、ワードライン方向に隣り合うフローティングゲートの間にはコントロールゲートが存在しない。

一方、本発明に係るフラッシュメモリ素子は、前述したようにコントロールゲート１５がフローティングゲート１３の上面および側面を完全に覆うように形成されるので、ビットライン方向だけではなく、ワードライン方向においても隣り合うフローティングゲート１３の間にコントロールゲート１５が位置する。

表１は、既存の方法および本発明のフラッシュメモリ素子におけるビットラインＢ／ＬおよびワードラインＷ／Ｌ方向でのフローティングゲート間の干渉によるしきい値電圧のシフト値を示す。

表１によれば、既存の方法でワードライン方向に隣り合うフローティングゲート間の干渉によるしきい値電圧のシフト値がビットライン方向でより著しく大きい値を示している。

これは、ビットライン方向に隣り合うフローティングゲートの間にはコントロールゲートが存在し、このコントロールゲートがフローティングゲート間の干渉を緩和する役割をするが、ワードライン方向に隣り合うフローティングゲートの間にはコントロールゲートが存在せず、干渉の緩和が全くなされないためである。

本発明では、ビットライン方向だけでなく、ワードライン方向に隣り合うフローティングゲートの間にコントロールゲートを位置させてフローティングゲート間の干渉を緩和させることにより、ワードライン方向においても干渉によるしきい値電圧のシフト値が低くなったことを確認することができる。

このような構造を有するフラッシュメモリ素子の製造方法は次のとおりである。

図５は本発明に係るフラッシュメモリ素子の製造工程中の平面図、図６（ａ）〜図６（ｃ）は本発明の実施例に係るフラッシュメモリ素子の製造工程を示す断面図であって、図６（ａ）は図５のＢ−Ｂ線に沿った断面図である。

まず、図５および図６（ａ）に示すように、通常の方法で形成された素子分離膜１１によって活性領域とフィールド領域に分離された半導体基板１０上に、例えば酸化膜を８０Å程度の厚さに成長させてトンネル誘電膜１２を形成する。

前記トンネル誘電膜１２上にポリシリコン膜または金属化合物を蒸着してフローティングゲート用導電層を形成し、所定のフォトエッチング工程により前記フローティングゲート用導電層をパターニングすることにより、セル単位で分離される島(island)状に多数のフローティングゲート１３を形成する。前記フローティングゲート１３は、四角形以外にも多角形、円形、楕円形などいろいろの形状に形成することができる。

従来では、前記フローティングゲート用導電層のパターニングの際に前記フローティングゲート用導電層を前記素子分離膜と平行な方向にアラインされるストライプパターンで形成し、その後コントロールゲートエッチングの際にビットライン方向に１回さらにエッチングしてフローティングゲートをセル単位で分離した。ところが、このような方法を使用すると、ワードライン方向に隣り合うフローティングゲートの間にコントロールゲートが位置できないので、本発明では、前記フローティングゲート用導電層のパターニングの際にセル単位で分離させる。

その後、図６（ｂ）に示すように、半導体基板１０の全面に厚さ約５０Åの層間誘電膜１４を形成し、前記層間誘電膜１４上にコントロールゲート用導電層１５ａを形成する。

前記層間誘電膜１４は、以後のコントロールゲートパターニングの際にエッチングが層間誘電膜１４上で止められるよう、コントロールゲート用導電層１５ａに対して高選択比を持たせる。

例えば、前記層間誘電膜１４は、酸化膜、または酸化膜／窒化膜／酸化膜（ＯＮＯ）のような酸化膜と窒化膜の積層膜で形成し、前記コントロールゲート用導電層１５ａは、ポリシリコン膜または金属化合物のような導電層を蒸着して形成する。

次いで、図６（ｃ）に示すように、フォトおよびエッチング工程で前記コントロールゲート用導電層１５ａをパターニングすることにより、前記フローティングゲート１３の上面および側面を完全に覆うように、前記ワードライン方向に垂直なビットライン方向にアラインされるストライプパターンのコントロールゲート１５を形成する。

素子の高集積化に伴い、前記コントロールゲート１５のサイズが解像力以下になって、前記コントロールゲート用導電層１５ａをパターニングする工程が難しい場合には、図７に示すように、コントロールゲート用導電層１５ａ上にハードマスク膜１６を形成し、パターニング可能なサイズに前記ハードマスク膜１６をパターニングした後、前記パターニングされたハードマスク膜１６の両側面にハードマスクスペーサ１７を形成し、前記ハードマスク膜１６とハードマスクスペーサ１７をマスクとしてコントロールゲート導電層１５ａをエッチングしてコントロールゲート１５を形成する。この際、前記ハードマスク膜１６とハードマスクスペーサ１７は、酸化膜を用いて形成することが良い。

一方、前記コントロールゲート１５のワードライン方向への幅は、フローティングゲート１３のワードライン方向への幅と前記層間誘電膜１４の厚さの２倍とオーバーレイマージン(overlay margin)との和に該当する。そして、前記オーバーレイマージは、前記ワードライン方向で前記フローティングゲート１３の両側面に形成されて干渉効果を抑制することが可能なコントロールゲート１５の最小厚さとミスアラインマージン(misalignmargin)との和に該当する。

前記ワードライン方向でフローティングゲート１３の両側面に該当するコントロールゲート１５の最小厚さは、前記フローティングゲート１３の一方の側面当たり５ｎｍずつ、総１０ｎｍである。

その後、図面には示していないが、前記コントロールゲート１５のパターニング工程の際にエッチングダメージを緩和するために、再酸化(re-oxidation)工程を行う。この際、再酸化される厚さは約３０Åとする。

したがって、コントロールゲート１５と半導体基板１０との接触面の絶縁膜の厚さは、トンネル誘電膜１２の厚さ、層間誘電膜１４の厚さ、窒化膜の厚さ、再酸化膜の厚さを全て合算した値であって、前記トンネル誘電膜１２が８０Å、層間誘電膜１４が５０Å、窒化膜が５０Å、再酸化膜が３０Åなので、２００Å以上となる。したがって、ＢＶは２０Ｖ以上になる。

本発明に係るフラッシュメモリ素子では、コントロールゲート１５がフローティングゲート１３の上面および側面を完全に覆うので、ワードライン方向に隣り合うフローティングゲート１３の間にもコントロールゲート１５が存在してワードライン方向にフローティングゲート１３間の干渉が減少する。したがって、フローティングゲート１３間の干渉によるしきい値電圧のシフト値も減少する。

また、コントロールゲート１５がフローティングゲート１３を完全に覆うので、フローティングゲート１３とコントロールゲート１５とのオーバーラップ面積、すなわちカップリング比(coupling ration)が増加する。

表２は本発明に係るカップリング比の向上効果を示す。

このようにカップリング比が向上する場合、フラッシュセルにおいて動作電圧を約２０％程度低めることができる。すなわち、既存の動作電圧を２０Ｖから１６Ｖ程度に低めることができ、製品の電力消耗を２０％程度減らすことができる。これにより、フラッシュ周辺回路の主要素子である高電圧トランジスタの大きさを２０％以上減らすことができ、周辺回路面積の大部分を占めるポンプ(Pump)ステージの大きさを２０％減少させることができる。したがって、チップサイズの縮小およびネットダイ(net die)の増加という効果が期待される。

本発明は、具体的な実施例についてのみ詳細に説明したが、本発明の技術的思想の範囲内で変形または変更することが可能なのは、本発明の属する分野の当業者には明らかなことである。また、このような変形または変更は本発明の特許請求の範囲に属すると言える。

マルチレベルセルのデータ保存状態を示す図である。 セルサイズの縮小(shrink)に伴う干渉効果によるしきい値電圧シフト値（ｄＶｔ）を示すグラフである。 本発明の実施例に係るフラッシュメモリ素子の平面図である。 図３のＡ−Ａ線に沿った断面図である。 本発明に係るフラッシュメモリ素子製造工程中の平面図である。 本発明の実施例に係るフラッシュメモリ素子の製造工程断面図である。 ハードマスクを用いたコントロールゲートパターニング工程を示す図である。

符号の説明

１０ 半導体基板
１１ 素子分離膜
１２ トンネル誘電膜
１３ フローティングゲート
１４ 層間誘電膜
１５ コントロールゲート
１６ ハードマスク膜
１７ ハードマスクスペーサ

Claims (11)

1. 半導体基板と、
   半導体基板上に形成されたトンネル誘電膜と、
   前記トンネル誘電膜上に形成され、セル単位で島状に分離されるフローティングゲートと、
   前記フローティングゲートを含んだ全面に形成された層間誘電膜と、
   前記層間誘電膜上に形成され、前記フローティングゲートの上面および側面を完全に覆いながら一方向に配列されるコントロールゲートとを含むことを特徴とするフラッシュメモリ素子。
2. 前記コントロールゲートの前記一方向に垂直な他方向への幅は、前記フローティングゲートの他方向への幅と前記層間誘電膜の厚さの２倍とオーバーレイマージンとを加算した値に該当することを特徴とする請求項１記載のフラッシュメモリ素子。
3. 前記オーバレイマージンは、前記他方向での前記フローティングゲートの両側面に形成されるコントロールゲートの最小厚さとミスアラインマージンとの和であることを特徴とする請求項２記載のフラッシュメモリ素子。
4. 前記他方向での前記フローティングゲートの両側面に形成されるコントロールゲートの最小厚さは１０ｎｍであることを特徴とする請求項３記載のフラッシュメモリ素子。
5. 前記フローティングゲートは、四角形、円形、楕円形または多角形であることを特徴とする請求項１記載のフラッシュメモリ素子。
6. 素子分離膜によって活性領域とフィールド領域とに分離された半導体基板上にトンネル誘電膜を形成する段階と、
   前記活性領域および前記活性領域に隣接したフィールド領域上に、セル単位で島状に分離されるフローティングゲートを形成する段階と、
   全面に層間誘電膜を形成する段階と、
   前記層間誘電膜上にコントロールゲート用電極物質を形成する段階と、
   前記コントロールゲート用電極物質をパターニングして、前記フローティングゲートの上面および側面を完全に覆うコントロールゲートラインを形成する段階とを含んでなることを特徴とするフラッシュメモリ素子の製造方法。
7. 前記コントロールゲート用電極物質を形成した後、コントロールゲート用電極物質の一定の領域上にハードマスク膜パターンを形成する段階と、
   前記ハードマスク膜パターンの側面にハードマスク膜スペーサを形成する段階とをさらに含み、
   前記コントロールゲート用電極物質のパターニングの際に前記ハードマスク膜パターンおよびハードマスク膜をマスクとして用いることを特徴とする請求項６記載のフラッシュメモリ素子の製造方法。
8. 前記ハードマスク膜およびハードマスク膜スペーサは、酸化膜で形成することを特徴とする請求項７記載のフラッシュメモリ素子の製造方法。
9. 前記コントロールゲートを形成した後、エッチングダメージを緩和するための再酸化工程を行う段階をさらに含むことを特徴とする請求項６記載のフラッシュメモリ素子の製造方法。
10. 前記トンネル誘電膜は、酸化膜で形成し、前記層間誘電膜は、酸化膜、または酸化膜と窒化膜との積層膜で形成することを特徴とする請求項６記載のフラッシュメモリ素子の製造方法。
11. 前記フローティングゲートと前記コントロールゲートは、ポリシリコンまたは金属化合物で形成することを特徴とする請求項６記載のフラッシュメモリ素子の製造方法。

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