JP2004319805A - 半導体記憶装置の製造方法 - Google Patents
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Abstract
【課題】ドープトポリシリコンを用いてフローティングゲートを形成する際のフローティングゲートの表面におけるダメージを防止する。
【解決手段】フローティングゲート用に不純物を導入したシリコン膜１１５、保護膜１２１、積層ハードマスクのシリコン窒化膜１２２、第１ＮＳＧ膜１２３を形成して所要のパターンに形成し、その上に第２のＮＳＧ膜１２５を形成してサイドウォール１２５ａとして残し、これをマスクにしてシリコン窒化膜１２２をエッチングし、さらにこれをマスクにしてシリコン膜１１５をエッチングしてシリコンパターンを形成し、シリコンパターンの表面を第２の保護膜１２６で覆ってシリコン窒化膜１２２をエッチング除去する工程を含む。
【選択図】 図５
【解決手段】フローティングゲート用に不純物を導入したシリコン膜１１５、保護膜１２１、積層ハードマスクのシリコン窒化膜１２２、第１ＮＳＧ膜１２３を形成して所要のパターンに形成し、その上に第２のＮＳＧ膜１２５を形成してサイドウォール１２５ａとして残し、これをマスクにしてシリコン窒化膜１２２をエッチングし、さらにこれをマスクにしてシリコン膜１１５をエッチングしてシリコンパターンを形成し、シリコンパターンの表面を第２の保護膜１２６で覆ってシリコン窒化膜１２２をエッチング除去する工程を含む。
【選択図】 図５
Description
【０００１】
【発明の属する技術分野】
本発明はフロティングゲートとコントロールゲートを備えるスタックゲート型不揮発性メモリセルを含む半導体記憶装置の製造方法に関するものである。
【０００２】
【従来の技術】
近年メモリカード等に用いられるフラッシュメモリ等の半導体記憶装置は、メモリセルがフローティングゲートとコントロールゲートを積層したＭＯＳ構造のスタックゲート型不揮発性のメモリセルで構成されている。この種のメモリセルではフローティングゲートの直下に存在するトンネル酸化膜を通してフローティングゲートに電荷を蓄積し、あるいは蓄積した電荷を除去することでメモリセルにおけるしきい値を変化させ、データの記録、消去のいわゆるプログラミングを行っている。このプログラミングを好適に行うため、特に消去特性を高速化また消去電圧を低電圧化するためにはフローティングゲートとコントロールゲートとの間の容量（キャパシタ）を増加させることが好ましいことが知られており、その一つとしてこれらのゲートの対向面積をできるだけ大きくすることが試みられている。
【０００３】
しかしながらメモリ容量の増大の要求に伴ってメモリセルの配列ピッチも縮小される傾向にあり、この制約された配列ピッチ内でフローティングゲートの面積を可及的に大きくするときには隣接するフローティングゲートとの間隔を狭くせざるを得ないが、フローティングゲートを製造する際のフォトリソグラフィ技術の分解能との関係でその実現は困難である。この問題を解決するために、特許文献１ではフローティンクゲートをフォトリソグラフィ技術で製造する際のマスク（ハードマスクと称する）の両側面にスペーサを形成し、このスペーサにより隣接するハードマスクの間隔を狭め、このハードマスクを利用してフローティングゲートをパターン形成することでフローティングゲートの面積を実質的に大きくした技術が提案されている。
【０００４】
【特許文献１】特開２０００−４０７５４号公報
【０００５】
特許文献１で提案されている技術を図９及び図１０に示す。これらの図はＭＯＳ構造をしたメモリセルのチャネル方向の断面図である。以下、工程順に説明すると、先ず、図９（ａ）のように、シリコン基板２００に素子分離絶縁膜２０１を形成して素子形成領域を区画した後、素子形成領域のシリコン基板２００の表面にトンネル酸化膜２０２を形成する。次いで、全面にフローティングゲートを形成するための第１ポリシリコン膜２０３、保護膜としてのシリコン窒化膜２０４、マスク膜としての第２ポリシリコン膜２０５を積層し、その上にフローティングゲートをパターン形成するためのフォトレジストパターン２０６を形成する。このフォトレジストパターン２０６は隣接するパターンの間隔をフォトリソグラフィ技術の分解能の限界に近い寸法まで小さいものにする。
【０００６】
次いで、フォトレジストパターン２０６を用いて図９（ｂ）のように、第２ポリシリコン膜２０５を選択的にエッチングして第２のポリシリコンパターン２０５ａを形成し、フォトレジストパターンを除去した後、全面に第３のポリシリコン膜２０７を形成する。そして、この第３のポリシリコン膜２０７を異方性のあるドライエッチングすることにより、第２のポリシリコンパターン２０５ａの側面に第３のポリシリコンサイドウォール２０７ａを形成する。これにより、第２のポリシリコンパターン２０５ａと第３のポリシリコンサイドウォール２０７ａとでハードマスクが形成され、このハードマスクは隣接するハードマスクとの間隔がフォトリソグラフィ技術の分解能以下の寸法となる。
【０００７】
次いで、図９（ｃ）のように、第２のポリシリコンパターン２０５ａ及び第３のポリシリコンサイドウォール２０７ａからなるハードマスクを用いて保護膜２０４をドライエッチングし保護膜パターン２０４ａを形成する。続いて、図１０（ａ）のように、エッチャーを変えて第１のポリシリコン膜２０３をドライエッチングして第１のポリシリコン膜パターン２０３ａを形成する。このとき、第２のポリシリコンパターン２０５ａ及び第３のポリシリコンサイドウォール２０７ａは当該ドライエッチングにより除去され、第１のポリシリコン膜２０３は保護膜パターン２０４ａをマスクにしてエッチングされる。したがって、第１のポリシリコン膜パターン２０３ａもフォトリソグラフィ技術の分解能以下の間隔にパターン形成される。次いで、保護膜パターン２０４ａをウェットエッチングにより除去する。
【０００８】
その後、図１０（ｂ）のように、第１のポリシリコン膜パターン２０３ａ上に容量絶縁膜２０８を形成し、さらにその上に第４のポリシリコン膜２０９を形成する。以下、図示は省略するが、第４のポリシリコン膜２０９の上にフォトレジストパターンを形成し、これをマスクにして第４のポリシリコン膜２０９、容量絶縁膜２０８、第１のポリシリコン膜パターン２０３ａを順次エッチングすることで、第４のポリシリコン膜２０９でコントロールゲートとしてのワード線が形成され、第１のポリシリコン膜パターン２０３ａでフローティングゲートが形成される。さらに、これらゲートをマスクにして自己整合法によって素子形成領域にＮ型の不純物をイオン注入し、ソース領域及びドレイン領域を形成することでメモリセルが製造される。
【０００９】
【発明が解決しようとする課題】
特許文献１の技術では、第１のポリシリコン膜２０３をエッチングした後にその上の保護膜２０４を好適にエッチング除去するために、第１のポリシリコン膜２０３をノンドープポリシリコンで形成している。これは第１のポリシリコン膜２０３に導電性をもたせるために不純物をドープしたドープトポリシリコンを使用すると、保護膜２０４のエッチング時に第１のポリシリコン膜２０３の表面にダメージを受け易く、このダメージがそのままフローティングゲートの表面に残されることを防止するためである。しかしながら、本発明者の検討によれば第１のポリシリコン膜２０３をノンドープポリシリコンで形成した場合でも保護膜２０４をエッチングする際のエッチング液が直接第１のポリシリコン膜２０３の表面に接すると多少のダメージが生じることは避けられないことが判明した。このようなダメージは、最終的に製造されるフローティングゲートの表面に凹凸を発生させ、当該フローティングゲートの膜厚の均一性に大きな影響を与えることになり、結果としてフローティングゲートにおける電荷の蓄積量のばらつき、すなわち個々のメモリセルにおけるフローティングゲートの容量のばらつきが生じ、各メモリセルにおいて電荷の消去特性を高速化また消去電圧を低電圧化した半導体記憶装置を得ることができなくなる。
【００１０】
また、このように第１のポリシリコン膜２０３にノンドープポリシリコンを用いているために、図１０（ａ）の工程でパターン形成した後に当該第１のポリシリコン膜２０３に対して不純物をドーピングする工程が必要であり、第１のポリシリコン膜２０３を最初からドープトポリシリコンで形成した場合に比較して製造工程数が増加することは避られない。さらに、保護膜２０４をパターン形成する際のハードマスクとして第２及び第３のポリシリコン膜２０５，２０７を使用しているため、これらのポリシリコン膜をエッチングした際に保護膜２０４の表面にポリシリコンの一部がデポジションとして残存し、残存したポリシリコンがその後の保護膜２０４の好適なエッチングを阻害してしまう。極端な場合には製造されたフローティングゲートの表面に保護膜のエッチング残りが生じ、容量絶縁膜を形成する際の異物となって均一かつ良質な容量絶縁膜を形成することができず、コントロールゲートとの間のキャパシタの値を増大する際の障害になる。
【００１１】
本発明の目的は、ドープトポリシリコンを用いてフローティングゲートを形成した場合でもフローティングゲートの表面におけるダメージを防止し、メモリセルにおける好適なプログラミングを可能にするとともに製造工程を削減することが可能な半導体記憶装置の製造方法を提供するものである。
【００１２】
【課題を解決するための手段】
本発明の半導体記憶装置の製造方法は、半導体基板に区画した素子形成領域にトンネル絶縁膜を形成する工程と、トンネル絶縁膜上に不純物を導入したシリコン膜を形成する工程と、シリコン膜の表面に保護膜を形成する工程と、保護膜上に積層ハードマスクの下層膜と上層膜を順次積層する工程と、上層膜を所要のパターンに形成する工程と、上層膜のパターン上に第２の上層膜を形成する工程と、第２の上層膜をエッチングして第１の上層膜の側面にのみ残す工程と、第１及び第２の上層膜をマスクにして下層膜をエッチングする工程と、下層膜をマスクにしてシリコン膜をエッチングしてシリコンパターンを形成する工程と、露呈されたシリコンパターンの表面を覆う第２の保護膜を形成する工程と、下層膜をエッチング除去する工程とを含むことを特徴とする。
【００１３】
また、本発明においては、下層膜をエッチング除去した工程の後、シリコンパターンの表面に存在する保護膜を除去する工程と、シリコンパターンの表面に容量絶縁膜を形成する工程と、容量絶縁膜上に導電膜を形成する工程と、導電膜、容量絶縁膜、シリコンパターンを順次所要のパターンにエッチングして導電膜でコントロールゲートを形成してシリコンパターンでフローティングゲートを形成する工程とを含むことが好ましい。
【００１４】
さらに、本発明においては次の特徴を備えることが好ましい。
（１）シリコン膜はポリシリコン膜あるいは金属ポリサイド膜で構成する。
（２）下層膜はシリコン窒化膜であり、第１及び第２の上層膜はシリコン酸化膜で構成する。
（３）保護膜はポリシリコン膜の表面を熱処理した熱シリコン酸化膜で構成する。
（４）シリコン窒化膜をリン酸溶液によりエッチング除去する。
【００１５】
また、本発明においては、シリコン窒化膜の膜厚は、第１の上層膜をエッチングする際に当該シリコン窒化膜がエッチングされる厚さと、ポリシリコン膜をエッチングする際に当該シリコン窒化膜がエッチングされる厚さの合計よりも厚く形成することが好ましい。この場合、第１の上層膜の膜厚は第２の上層膜の膜厚よりも厚くする。特に、第１の上層膜の膜厚は第２の上層膜の膜厚の２倍以上の膜厚とする。
【００１６】
本発明によれば、フォトリソグラフィ技術の分解能以下の寸法でフローティングゲートを製造することが可能になり、スタックゲート型不揮発性半導体記憶装置の消去特性の高速化及び消去電圧の低電圧化を図り、メモリセルのプログラミングを好適に行うことが可能になる。また、シリコン膜を覆う保護膜を形成することで、積層ハードマスクの下層膜をエッチング除去する際にシリコン膜の表面にダメージを受けることがなく、高い品質のフローティングゲートを製造することが可能になり、しかも、シリコン膜として不純物を導入したシリコン膜を用いることが可能になり製造工程が削減できる。
【００１７】
また、本発明によれば、とくに、積層ハードマスクを形成するための第１の上層膜の膜厚を第２の上層膜よりも厚く形成することで、第２の上層膜により形成するサイドウォールの寸法精度を高め、フローティングゲートの寸法精度を高めることが可能になる。特に、第１の上層膜の膜厚を第２の上層膜の膜厚の２倍以上とすることで、サイドウォールの寸法精度を極めて高いものにでき、フローティングゲートを極めて高精度に製造することが可能になる。
【００１８】
【発明の実施の形態】
次に、本発明の実施形態を図面を参照して説明する。図１は本発明の製造方法で製造する半導体記憶装置の回路図である。フローティングゲート及びコントロールゲートを有する多数個のスタックゲート型のメモリセルＭでフラッシュメモリＦＭが構成されており、多数個のメモリセルＭはマトリクス配置され、行方向に配列された複数のメモリセルのコントロールゲートＣＧは行方向に延びるワード線Ｗにそれぞれ接続される。また、列方向に配列された複数のメモリセルは隣接するメモリセルのソース領域Ｓ又はドレイン領域Ｄが共通ソース領域又は共通ドレイン領域として構成されている。そして、行方向に配列されたメモリセルの各共通ソース領域Ｓは行方向に延長され、所要の行方向の間隔で配置されるソースコンタクトＳＣによってＧＮＤに接続される。また、各共通ドレイン領域ＤにはそれぞれドレインコンタクトＤＣが配設されており、列方向に配列されたドレインコンタクトは列方向に延びるビット線Ｂにそれぞれ接続されている。
【００１９】
図２は図１のフラッシュメモリの回路に対応する平面レイアウト図である。シリコン基板１００には素子分離領域１０１が格子状に形成されて素子形成領域１０２が区画されており、この素子形成領域１０２上を行方向にわたってコントロールゲートＣＧとしても構成されるワード線Ｗが延長されている。また、素子形成領域１０２上にはワード線Ｗの直下にフローティングゲートＦＧが島状に形成され、このフローティングゲートＦＧの直下をチャネル領域とし、その列方向の両側にソース領域Ｓとドレイン領域Ｄの各拡散層が形成され、それぞれメモリセルＭが構成されている。行方向に隣接配置されているメモリセルはソース領域Ｓが共通化され、共通ソース領域の一部には前記ソースコンタクトＳＣが配置される。また、列方向に隣接すルメモリセルの各共通ドレイン領域Ｄにはビット線Ｂに接続するためのビットコンタクトＢＣが配置されている。
【００２０】
図３（ａ），（ｂ）は図２のＡＡ線、ＢＢ線に沿う断面図である。一導電型、例えばＰ型シリコン基板１００の表面には浅い溝１１１が形成されており、この浅い溝内に絶縁膜１１２が埋設されて前記素子分離領域１０２を構成する素子分離絶縁膜１１３、すなわちＳＴＩが形成され、前記素子形成領域１０２を区画している。前記ＳＴＩ１１３で区画された前記Ｐ型シリコン基板１００の素子形成領域１０２の表面には膜厚１０ｎｍの熱シリコン酸化膜からなるトンネル酸化膜１１４が形成され、このトンネル酸化膜１１４上にリン等の不純物をドープした膜厚１２０ｎｍ程度のポリシリコンからなるフローティングゲートＦＧが形成されている。このフローティングゲートＦＧは行方向に隣接するゲートが互いに短絡することがない寸法で可及的に長く形成されておりその両端部は素子形成領域１０２から前記ＳＴＩ１１３の一部領域上にまで延長されている。また、前記素子形成領域１０２内の前記フローティングゲートＦＧを列方向に挟んだ領域にはＮ型の不純物が導入され、それぞれソース領域Ｓ、ドレイン領域Ｄが形成されている。
【００２１】
前記フローティングゲートＦＧの表面を含む前記シリコン基板の表面にはシリコン酸化膜／シリコン窒化膜／シリコン酸化膜を５ｎｍ／５ｎｍ／９ｎｍの膜厚に順次積層したいわゆるＯＮＯ膜１１６が容量絶縁膜として形成されている。そして、この容量絶縁膜１１６上には行方向に隣接する複数のフローティングゲートＦＧ上にわたって行方向に延長されたコントロールゲートＣＧがワード線Ｗとして形成される。このコントロールゲートＣＧは膜厚１６０ｎｍ程度の導電性をもったポリシリコンにより形成されている。なお、図３においては図示は省略するが、前記ワード線Ｗ上には層間絶縁膜が形成され、この層間絶縁膜上には図２に示したように前記ソース領域Ｓにビット線コンタクトＳＣを介して接続されるビット線Ｂが形成されて図１の回路が構成されている。
【００２２】
次に以上の構成の半導体記憶装置の製造方法を図４〜図６を参照して説明する。なお、これらの図は図３（ａ）に示したＡＡ線に沿う断面構造を示している。先ず、図４（ａ）に示すように、Ｐ型シリコン基板１００にＳＴＩ１１３を形成し、素子形成領域１０２を区画する。ＳＴＩ１１３の製造方法は既に広く知られているが、簡単に説明すれば、シリコン基板１００の表面にフォトレジストを利用して選択的に浅い溝１１１を格子状に形成し、ＣＶＤ法等によって当該浅い溝１１１を埋設するのに十分なシリコン酸化膜１１２を堆積する。そして、表面からＣＭＰ法（化学的機械研磨法）によってシリコン基板１００の表面が露出するまで堆積したＣＶＤシリコン酸化膜１１２を研磨することにより、浅い溝１１１内にのみＣＶＤシリコン酸化膜１１２が埋設されたＳＴＩ１１３が形成される。
【００２３】
次いで、前記シリコン基板１００の表面を熱酸化し、熱シリコン酸化膜を成長して膜厚１０ｎｍのトンネル酸化膜１１４を形成する。さらに、その上にＣＶＤ法によりリンを含む第１のポリシリコン膜（ドープトポリシリコン）１１５を膜厚１２０ｎｍに成長する。次いで、第１のポリシリコン膜１１５の表面を熱酸化して膜厚２ｎｍ程度の極めて薄いシリコン酸化膜を保護膜１２１として形成する。その上にハードマスクを形成するために積層マスク膜を形成する。ここでは下層膜として少なくとも膜厚が３０ｎｍ、ここでは５０ｎｍのシリコン窒化膜１２２をＣＶＤ法によって成長する。また、上層膜として不純物を添加していないシリコン酸化膜、いわゆるＮＳＧ膜１２３をＣＶＤ法によって１５０ｎｍ以上の膜厚に形成する。
【００２４】
次いで、前記ＮＳＧ膜１２３上にフローティングゲート形成用のフォトレジストパターン（ＰＲパターン）１２４を形成する。このフォトレジストパターン１２４は形成しようとするフローティングゲートＦＧの面積が可及的に大きくなるように、行方向に隣接するフォトレジストパターン同士の間隔がフォトリソグラフィ技術の分解能の限界に近い寸法まで小さく形成する。そして、図４（ｂ）のように、このフォトレジストパターン１２４を利用して前記マスク膜の上層膜のＮＳＧ膜１２３をエッチングする。このとき下層膜のシリコン窒化膜１２２は表面が若干エッチングされるが、ＮＳＧ膜１２３のエッチングストッパとして機能する。その後、前記フォトレジストパターン１２４は除去する。
【００２５】
次いで、図４（ｃ）のように、全面にＣＶＤ法により第２のＮＳＧ膜１２５を６０ｎｍ程度の厚さに成長する。この第２のＮＳＧ膜１２５は前記積層マスク膜の上層膜のＮＳＧ膜（以下、第１のＮＳＧ膜と称する）１２３と一体化される。そして、この第２のＮＳＧ膜１２５をプラズマエッチング等によりドライエッチングすると、図５（ａ）のように、その異方性エッチングによって第１のＮＳＧ膜１２３の両側面には第２のＮＳＧ膜１２５がサイドウォール１２５ａとして残される。この残されたサイドウォール１２５ａが一体化された第１のＮＳＧ膜１２３のパターン寸法は行方向の両側に向けてサイドウォール１２５ａの膜厚分だけ増大されたことになり、これにより行方向に隣接するパターンの相互の間隔はフォトリソグラフィ技術の分解能よりも短い寸法になる。また、このドライエッチングにより下層膜のシリコン窒化膜１２２が第１のＮＳＧ膜１２３及びサイドウォール１２５ａを合わせたパターンと同一寸法にエッチングされる。
【００２６】
次いで、図５（ｂ）のように、前記第１のＮＳＧ膜１２３及びサイドウォール１２５ａをウェットエッチングにより除去する。次いで、残されたシリコン窒化膜１２２をマスクにして保護膜１２１をエッチングし、続いて第１のポリシリコン膜１１５をドライエッチングし、シリコン窒化膜１２２と同じパターンに形成する。これにより、図５（ｃ）のように、第１のポリシリコン膜パターン１１５ａが形成される。このとき積層ハードマスクとして機能するシリコン窒化膜１２２もある程度エッチングされ、その膜厚が低減される。エッチング後は７００℃程度の低温で熱酸化して露呈されている第１のポリシリコン膜パターン１１５ａの側面に薄い熱シリコン酸化膜１２６を形成する。しかる後、マクスに用いたシリコン窒化膜１２２をリン酸溶液でウェットエッチングする。このとき、第１のポリシリコン膜パターン１１５ａは上面に形成されている保護膜１２１としての熱シリコン酸化膜と側面に形成されている薄い熱シリコン酸化膜１２６とによって保護され、リン酸溶液によってダメージを受けることが防止される。また、このリン酸溶液によるエッチングを十分に行うことで、シリコン窒化膜１２２の一部が残渣として第１のポリシリコン膜パターン１１５ａ上に残されることが防止される。
【００２７】
次いで、図６（ａ）のように、第１のポリシリコン膜パターン１１５ａの上面に露出された熱シリコン酸化膜１２１と、第１のポリシリコン膜パターン１１５ａの側面に形成されている薄い熱シリコン酸化膜１２６をウェットエッチングし、第１のポリシリコン膜パターン１１５ａの表面を露出する。このように形成された第１のポリシリコン膜パターン１１５ａは、前記ハードマスクとしてのシリコン窒化膜１２２と同じパターン形状、すなわち第１及び第２のＮＳＧ膜１２３，１２５を含んで構成されていた積層ハードマスクのパターン形状に形成されるため、行方向に隣接する第１のポリシリコン膜パターン１１５ａの相互の間隔は第２のＮＳＧ膜１２５で構成されたサイドウォールの膜厚に相当する寸法だけフォトリソグラフィ技術の分解能よりも小さい間隔寸法に形成されることになる。
【００２８】
次いで、図６（ｂ）のように、第１のポリシリコン膜パターン１１５ａ及びシリコン基板１００の表面を含む全面に容量絶縁膜としてのＯＮＯ膜１１６をＣＶＤ法により形成し、さらにその上に第２のポリシリコン膜１１７を形成する。このＯＮＯ膜１１６はシリコン酸化膜、シリコン窒化膜、シリコン酸化膜を順次ＣＶＤ法により所要の膜厚に積層形成する。ここでは、前述のように５ｎｍ／５ｎｍ／９ｎｍの膜厚に形成する。
【００２９】
そして、前記第２のポリシリコン膜１１７上に素子形成領域１０２を含む領域において、図には表れない行方向に所要の間隔をおいて列方向に延びるフォトレジストパターンを形成し、このフォトレジストパターンを用いて前記第２のポリシリコン膜１１７、ＯＮＯ膜１１６、第１のポリシリコン膜パターン１１５ａを順次エッチングする。これにより、第２のポリシリコン膜１１７によりコントロールゲートＣＧとしてのワード線Ｗが形成され、このワード線Ｗの直下にＯＮＯ膜１１６を介して第１のポリシリコン膜パターン１１５ａによりフローティングゲートＦＧが形成される。
【００３０】
しかる後、図３（ｂ）を併せて参照すると、前記ワード線Ｗをマスクにして素子形成領域１０２のシリコン基板１００の表面に砒素等のＮ型不純物をイオン注入し、Ｎ型のソース領域Ｓ及びドレイン領域Ｄを形成する。その後、全面に層間絶縁膜１１８を形成し、この層間絶縁膜１１８にソース領域Ｓに達するコンタクトホールを開口し、導電材料を埋設してコンタクトプラグ１１９を形成した後に、層間絶縁膜１１８上に列方向に延長されるビット線Ｂを形成し当該コンタクトプラグ１１９を介してソース領域に接続する。これにより、図２に示したレイアウト構造のメモリセルが完成される。
【００３１】
以上の製造工程によりメモリセルを製造すると、図５（ａ）の工程において、積層ハードマスク膜として第１のＮＳＧ膜１２３のパターンをフォトリソグラフィ技術の分解能の限界に近い寸法で形成した場合でも、第１のＮＳＧ膜１２３のパターンの両側に第２のＮＳＧ膜１２５でサイドウォール１２５ａを形成した積層ハードマスクを形成することになるため、隣接する積層ハードマスクの間隔を当該分解能以下に狭めることができ、その分積層ハードマスクによって形成されるフローティングゲートＦＧの行方向のサイズが拡大できる。これにより、フローティングゲートＦＧがコントロールゲートＣＧに対向する面積を増大して両者間でのキャパシタを増大し、好適なプログラミングが可能なメモリセルが製造できる。
【００３２】
また、第１のポリシリコン膜１１５上には保護膜１２１として熱シリコン酸化膜を形成しておき、その上に積層ハードマスクの下層膜としてのシリコン窒化膜１２２を形成していること、並びに図５（ｃ）の工程において、積層ハードマスクにより第１のポリシリコン膜１１５をエッチングして形成された第１のポリシリコン膜パターン１１５ａの露出した側面に薄い熱シリコン酸化膜１２６を形成していることにより、第１のポリシリコン膜パターン１１５ａを形成した後にシリコン窒化膜１２２をエッチング除去する際に、エッチング液としてのリン酸溶液が第１のポリシリコン膜パターン１１５ａの表面に接することがなく、第１のポリシリコン膜パターン１１５ａの表面へのダメージが防止できる。したがって、最終的に製造されるフローティングゲートＦＧにおいては表面にダメージを受けることがなく、均一かつ平坦な表面が維持されて安定かつ均一なキャパシタ値が得られることになる。
【００３３】
これと同時に、第１のポリシリコン膜１１５としてドープトポリシリコンを使用してもダメージを受けることがないので、ノンドープポリシリコンを用いた場合のように後工程で不純物を導入する工程が不要であり、製造工程を削減することが可能になる。また、前の工程で積層ハードマスクの上層膜である第１及び第２のＮＳＧ膜１２３，１２５をエッチング除去したときにＮＳＧ膜の一部が異物（デポジション）としてシリコン窒化膜１２２の表面に残存した場合、あるいは第１のポリシリコン膜１１５をエッチングした際のポリシリコンの一部が異物としてシリコン窒化膜１２２の表面に付着した場合、等のいずれの場合でも、図５（ｃ）の工程においてシリコン窒化膜１２２のエッチングを十分に行うことで当該異物を確実に除去することが可能になり、この工程が終了した時点においてシリコン窒化膜１２２のエッチング残りが生じることがなく、その後の図６（ｂ）の工程において形成するＯＮＯ膜１１６を均一かつ良品質に形成することも可能になる。
【００３４】
さらに、この実施形態では、積層ハードマスクの下層膜としてのシリコン窒化膜１２２の膜厚を少なくとも５０ｎｍ以上とし、またその上の第１のＮＳＧ膜の膜厚を１５０ｎｍとし、第１のポリシリコン膜１１５の膜厚を１２０ｎｍとしている。このように膜厚及び膜厚範囲を設定することにより、図７（ａ）に模式的に示すように、シリコン窒化膜１２２の膜厚は、第１のＮＳＧ膜１２３をエッチングする際にシリコン窒化膜１２２の表面がエッチングされるエッチング量（ほぼ１０ｎｍ）と、当該シリコン窒化膜１２２をマスクとして第１のポリシリコン膜１１５をエッチングする際に当該シリコン窒化膜１２２がエッチングされるエッチング量（ほぼ２０ｎｍ）とを合計した量よりも厚い膜厚となるため、これらの工程を経た時点でも、図７（ｂ）のように、シリコン窒化膜１２２は確実に第１のポリシリコン膜１１５上に残存されており、当該第１のポリシリコン膜１１５を目的とする寸法形状のパターンに確実にエッチング形成することが可能になる。特に、第１のＮＳＧ膜１２３をエッチングしたときにときにシリコン窒化膜１２２がエッチングされる部分はパターン形成される第１のポリシリコン膜パターン１１５ａの両肩部に相当するため、前述の膜厚に設定することでシリコン窒化膜１２２の両肩に生じる段部での膜厚を保持し、形成される第１のポリシリコン膜パターン１１５ａの寸法にばらつきが生じることが未然に防止できる。
【００３５】
また、この実施形態では、前記積層ハードマスクの上層膜としての第１のＮＳＧ膜１２３の膜厚を１５０ｎｍとし、その上に形成してサイドウォールを形成するための第２のＮＳＧ膜の膜厚を６０ｎｍとしている。このように、第１のＮＳＧ膜１２３の膜厚を第２のＮＳＧ膜１２５の膜厚の２倍以上にすることにより、図８（ａ）に破線で示すように、第１のＮＳＧ膜１２３の側面に成長される第２のＮＳＧ膜１２５の側面が垂直面として形成されるようになる。そのため、同図に実線で示すように、第２のＮＳＧ膜１２５を異方性エッチングしてサイドウォール１２５ａを形成したときに、第２のＮＳＧ膜１２５の垂直な側面でのエッチングが抑制でき、第２のＮＳＧ膜１２５の側面がエッチングされて水平方向に後退することが防止できる。これにより下層膜のシリコン窒化膜１２２からなるハードマスクの寸法のばらつきを防止する。このことは、少なくとも第１のＮＳＧ膜１２３の膜厚が第２のＮＳＧ膜の膜厚の１倍以上あれば理論的には第２のＮＳＧ膜の側面がエッチングによって後退することが抑制できるが、本実施形態のように２倍以上あれば確実に抑制することが可能である。因みに、第１のＮＳＧ膜１２３の膜厚が第２のＮＳＧ膜１２５の膜厚よりも薄い場合には、図８（ｂ）に示すように、第２のＮＳＧ膜１２５の側面はテーパ状になり、その後のエッチングによりサイドウォール１２５ａを形成する際に第２のＮＳＧ膜１２５の側面が後退してしまい、サイドウォール１２５ａを利用することによるフォトリソグラフィ技術の分解能以下でのゲート間寸法を得ることは困難になる。
【００３６】
以上の説明において本発明は特に積層ハードマスクを形成するための上層膜として、前記実施形態のＮＳＧ膜に代えて他の材料膜を使用することも可能である。特に、下層膜とのエッチング選択性のある材料膜であればよく、本実施形態では下層膜がシリコン窒化膜であるためＮＳＧ膜を使用しているが、例えばポリシリコン膜であってもよい。また、下層膜としてシリコン窒化膜以外の材料膜を使用した場合には上層膜をさらに他の材料膜で形成することも可能である。また、フローティングゲートやコントロールゲートを構成するシリコン膜はポリシリコン膜に限られるものではなく、ポリサイド膜や金属シリサイド膜を用いることも可能である。
【００３７】
【発明の効果】
以上説明したように本発明は、フローティングゲートを形成するためのシリコン膜の表面に保護膜を形成し、この上に積層ハードマスクの下層膜と上層膜を順次積層し、さらに上層膜を所要のパターンに形成した上に第２の上層膜でサイドウォールを形成し、このサイドウォールを利用してシリコン膜をエッチングしてシリコンパターンを形成する工程を含んでいるので、フォトリソグラフィ技術の分解能以下の寸法でフローティングゲートを製造することが可能になり、スタックゲート型不揮発性半導体記憶装置の消去特性の高速化及び消去電圧の低電圧化を図り、メモリセルのプログラミングを好適に行うことが可能になる。また、シリコン膜を覆う保護膜を形成することで、積層ハードマスクの下層膜をエッチング除去する際にシリコン膜の表面にダメージを受けることがなく、高い品質のフローティングゲートを製造することが可能になり、しかも、シリコン膜として不純物を導入したシリコン膜を用いることが可能になり製造工程が削減できる。さらに、積層ハードマスクを形成するための第１の上層膜の膜厚を第２の上層膜よりも厚く形成することで、第２の上層膜により形成するサイドウォールの寸法精度を高め、フローティングゲートの寸法精度を高めることが可能になる。特に、第１の上層膜の膜厚を第２の上層膜の膜厚の２倍以上とすることで、サイドウォールの寸法精度を極めて高いものにでき、フローティングゲートを極めて高精度に製造することが可能になる。
【図面の簡単な説明】
【図１】本発明にかかる半導体記憶装置の回路図である。
【図２】本発明にかかる半導体記憶装置の平面レイアウト図である。
【図３】図２のＡ−Ａ線、Ｂ−Ｂ線断面図である。
【図４】本発明の製造方法を説明するための工程断面図のその１である。
【図５】本発明の製造方法を説明するための工程断面図のその２である。
【図６】本発明の製造方法を説明するための工程断面図のその３である。
【図７】シリコン窒化膜の膜厚による作用効果を説明するための模式断面図である。
【図８】ＮＳＧ膜の膜厚による作用効果を説明するための模式断面図である。
【図９】従来の製造方法の工程断面図のその１である。
【図１０】従来の製造方法の工程断面図のその２である。
【符号の説明】
１００ シリコン基板
１０１ 素子分離領域
１０２ 素子形成領域
１１３ ＳＴＩ
１１４ トンネル酸化膜
１１５ 第１のポリシリコン膜
１１６ ＯＮＯ膜（容量絶縁膜）
１１７ 第２のポリシリコン膜
１１８ 層間絶縁膜
１１９ コンタクトプラグ
１２１ 保護膜
１２２ シリコン窒化膜
１２３ 第１のＮＳＧ膜
１２４ フォトレジストパターン
１２５ 第２のＮＳＧ膜
１２６ シリコン酸化膜
Ｗ ワード線
ＣＧ コントロールゲート
ＦＧ フローティングゲート
Ｂ ビット線
ＤＣ ドレインコンタクト
ＳＣ ソースコンタクト
【発明の属する技術分野】
本発明はフロティングゲートとコントロールゲートを備えるスタックゲート型不揮発性メモリセルを含む半導体記憶装置の製造方法に関するものである。
【０００２】
【従来の技術】
近年メモリカード等に用いられるフラッシュメモリ等の半導体記憶装置は、メモリセルがフローティングゲートとコントロールゲートを積層したＭＯＳ構造のスタックゲート型不揮発性のメモリセルで構成されている。この種のメモリセルではフローティングゲートの直下に存在するトンネル酸化膜を通してフローティングゲートに電荷を蓄積し、あるいは蓄積した電荷を除去することでメモリセルにおけるしきい値を変化させ、データの記録、消去のいわゆるプログラミングを行っている。このプログラミングを好適に行うため、特に消去特性を高速化また消去電圧を低電圧化するためにはフローティングゲートとコントロールゲートとの間の容量（キャパシタ）を増加させることが好ましいことが知られており、その一つとしてこれらのゲートの対向面積をできるだけ大きくすることが試みられている。
【０００３】
しかしながらメモリ容量の増大の要求に伴ってメモリセルの配列ピッチも縮小される傾向にあり、この制約された配列ピッチ内でフローティングゲートの面積を可及的に大きくするときには隣接するフローティングゲートとの間隔を狭くせざるを得ないが、フローティングゲートを製造する際のフォトリソグラフィ技術の分解能との関係でその実現は困難である。この問題を解決するために、特許文献１ではフローティンクゲートをフォトリソグラフィ技術で製造する際のマスク（ハードマスクと称する）の両側面にスペーサを形成し、このスペーサにより隣接するハードマスクの間隔を狭め、このハードマスクを利用してフローティングゲートをパターン形成することでフローティングゲートの面積を実質的に大きくした技術が提案されている。
【０００４】
【特許文献１】特開２０００−４０７５４号公報
【０００５】
特許文献１で提案されている技術を図９及び図１０に示す。これらの図はＭＯＳ構造をしたメモリセルのチャネル方向の断面図である。以下、工程順に説明すると、先ず、図９（ａ）のように、シリコン基板２００に素子分離絶縁膜２０１を形成して素子形成領域を区画した後、素子形成領域のシリコン基板２００の表面にトンネル酸化膜２０２を形成する。次いで、全面にフローティングゲートを形成するための第１ポリシリコン膜２０３、保護膜としてのシリコン窒化膜２０４、マスク膜としての第２ポリシリコン膜２０５を積層し、その上にフローティングゲートをパターン形成するためのフォトレジストパターン２０６を形成する。このフォトレジストパターン２０６は隣接するパターンの間隔をフォトリソグラフィ技術の分解能の限界に近い寸法まで小さいものにする。
【０００６】
次いで、フォトレジストパターン２０６を用いて図９（ｂ）のように、第２ポリシリコン膜２０５を選択的にエッチングして第２のポリシリコンパターン２０５ａを形成し、フォトレジストパターンを除去した後、全面に第３のポリシリコン膜２０７を形成する。そして、この第３のポリシリコン膜２０７を異方性のあるドライエッチングすることにより、第２のポリシリコンパターン２０５ａの側面に第３のポリシリコンサイドウォール２０７ａを形成する。これにより、第２のポリシリコンパターン２０５ａと第３のポリシリコンサイドウォール２０７ａとでハードマスクが形成され、このハードマスクは隣接するハードマスクとの間隔がフォトリソグラフィ技術の分解能以下の寸法となる。
【０００７】
次いで、図９（ｃ）のように、第２のポリシリコンパターン２０５ａ及び第３のポリシリコンサイドウォール２０７ａからなるハードマスクを用いて保護膜２０４をドライエッチングし保護膜パターン２０４ａを形成する。続いて、図１０（ａ）のように、エッチャーを変えて第１のポリシリコン膜２０３をドライエッチングして第１のポリシリコン膜パターン２０３ａを形成する。このとき、第２のポリシリコンパターン２０５ａ及び第３のポリシリコンサイドウォール２０７ａは当該ドライエッチングにより除去され、第１のポリシリコン膜２０３は保護膜パターン２０４ａをマスクにしてエッチングされる。したがって、第１のポリシリコン膜パターン２０３ａもフォトリソグラフィ技術の分解能以下の間隔にパターン形成される。次いで、保護膜パターン２０４ａをウェットエッチングにより除去する。
【０００８】
その後、図１０（ｂ）のように、第１のポリシリコン膜パターン２０３ａ上に容量絶縁膜２０８を形成し、さらにその上に第４のポリシリコン膜２０９を形成する。以下、図示は省略するが、第４のポリシリコン膜２０９の上にフォトレジストパターンを形成し、これをマスクにして第４のポリシリコン膜２０９、容量絶縁膜２０８、第１のポリシリコン膜パターン２０３ａを順次エッチングすることで、第４のポリシリコン膜２０９でコントロールゲートとしてのワード線が形成され、第１のポリシリコン膜パターン２０３ａでフローティングゲートが形成される。さらに、これらゲートをマスクにして自己整合法によって素子形成領域にＮ型の不純物をイオン注入し、ソース領域及びドレイン領域を形成することでメモリセルが製造される。
【０００９】
【発明が解決しようとする課題】
特許文献１の技術では、第１のポリシリコン膜２０３をエッチングした後にその上の保護膜２０４を好適にエッチング除去するために、第１のポリシリコン膜２０３をノンドープポリシリコンで形成している。これは第１のポリシリコン膜２０３に導電性をもたせるために不純物をドープしたドープトポリシリコンを使用すると、保護膜２０４のエッチング時に第１のポリシリコン膜２０３の表面にダメージを受け易く、このダメージがそのままフローティングゲートの表面に残されることを防止するためである。しかしながら、本発明者の検討によれば第１のポリシリコン膜２０３をノンドープポリシリコンで形成した場合でも保護膜２０４をエッチングする際のエッチング液が直接第１のポリシリコン膜２０３の表面に接すると多少のダメージが生じることは避けられないことが判明した。このようなダメージは、最終的に製造されるフローティングゲートの表面に凹凸を発生させ、当該フローティングゲートの膜厚の均一性に大きな影響を与えることになり、結果としてフローティングゲートにおける電荷の蓄積量のばらつき、すなわち個々のメモリセルにおけるフローティングゲートの容量のばらつきが生じ、各メモリセルにおいて電荷の消去特性を高速化また消去電圧を低電圧化した半導体記憶装置を得ることができなくなる。
【００１０】
また、このように第１のポリシリコン膜２０３にノンドープポリシリコンを用いているために、図１０（ａ）の工程でパターン形成した後に当該第１のポリシリコン膜２０３に対して不純物をドーピングする工程が必要であり、第１のポリシリコン膜２０３を最初からドープトポリシリコンで形成した場合に比較して製造工程数が増加することは避られない。さらに、保護膜２０４をパターン形成する際のハードマスクとして第２及び第３のポリシリコン膜２０５，２０７を使用しているため、これらのポリシリコン膜をエッチングした際に保護膜２０４の表面にポリシリコンの一部がデポジションとして残存し、残存したポリシリコンがその後の保護膜２０４の好適なエッチングを阻害してしまう。極端な場合には製造されたフローティングゲートの表面に保護膜のエッチング残りが生じ、容量絶縁膜を形成する際の異物となって均一かつ良質な容量絶縁膜を形成することができず、コントロールゲートとの間のキャパシタの値を増大する際の障害になる。
【００１１】
本発明の目的は、ドープトポリシリコンを用いてフローティングゲートを形成した場合でもフローティングゲートの表面におけるダメージを防止し、メモリセルにおける好適なプログラミングを可能にするとともに製造工程を削減することが可能な半導体記憶装置の製造方法を提供するものである。
【００１２】
【課題を解決するための手段】
本発明の半導体記憶装置の製造方法は、半導体基板に区画した素子形成領域にトンネル絶縁膜を形成する工程と、トンネル絶縁膜上に不純物を導入したシリコン膜を形成する工程と、シリコン膜の表面に保護膜を形成する工程と、保護膜上に積層ハードマスクの下層膜と上層膜を順次積層する工程と、上層膜を所要のパターンに形成する工程と、上層膜のパターン上に第２の上層膜を形成する工程と、第２の上層膜をエッチングして第１の上層膜の側面にのみ残す工程と、第１及び第２の上層膜をマスクにして下層膜をエッチングする工程と、下層膜をマスクにしてシリコン膜をエッチングしてシリコンパターンを形成する工程と、露呈されたシリコンパターンの表面を覆う第２の保護膜を形成する工程と、下層膜をエッチング除去する工程とを含むことを特徴とする。
【００１３】
また、本発明においては、下層膜をエッチング除去した工程の後、シリコンパターンの表面に存在する保護膜を除去する工程と、シリコンパターンの表面に容量絶縁膜を形成する工程と、容量絶縁膜上に導電膜を形成する工程と、導電膜、容量絶縁膜、シリコンパターンを順次所要のパターンにエッチングして導電膜でコントロールゲートを形成してシリコンパターンでフローティングゲートを形成する工程とを含むことが好ましい。
【００１４】
さらに、本発明においては次の特徴を備えることが好ましい。
（１）シリコン膜はポリシリコン膜あるいは金属ポリサイド膜で構成する。
（２）下層膜はシリコン窒化膜であり、第１及び第２の上層膜はシリコン酸化膜で構成する。
（３）保護膜はポリシリコン膜の表面を熱処理した熱シリコン酸化膜で構成する。
（４）シリコン窒化膜をリン酸溶液によりエッチング除去する。
【００１５】
また、本発明においては、シリコン窒化膜の膜厚は、第１の上層膜をエッチングする際に当該シリコン窒化膜がエッチングされる厚さと、ポリシリコン膜をエッチングする際に当該シリコン窒化膜がエッチングされる厚さの合計よりも厚く形成することが好ましい。この場合、第１の上層膜の膜厚は第２の上層膜の膜厚よりも厚くする。特に、第１の上層膜の膜厚は第２の上層膜の膜厚の２倍以上の膜厚とする。
【００１６】
本発明によれば、フォトリソグラフィ技術の分解能以下の寸法でフローティングゲートを製造することが可能になり、スタックゲート型不揮発性半導体記憶装置の消去特性の高速化及び消去電圧の低電圧化を図り、メモリセルのプログラミングを好適に行うことが可能になる。また、シリコン膜を覆う保護膜を形成することで、積層ハードマスクの下層膜をエッチング除去する際にシリコン膜の表面にダメージを受けることがなく、高い品質のフローティングゲートを製造することが可能になり、しかも、シリコン膜として不純物を導入したシリコン膜を用いることが可能になり製造工程が削減できる。
【００１７】
また、本発明によれば、とくに、積層ハードマスクを形成するための第１の上層膜の膜厚を第２の上層膜よりも厚く形成することで、第２の上層膜により形成するサイドウォールの寸法精度を高め、フローティングゲートの寸法精度を高めることが可能になる。特に、第１の上層膜の膜厚を第２の上層膜の膜厚の２倍以上とすることで、サイドウォールの寸法精度を極めて高いものにでき、フローティングゲートを極めて高精度に製造することが可能になる。
【００１８】
【発明の実施の形態】
次に、本発明の実施形態を図面を参照して説明する。図１は本発明の製造方法で製造する半導体記憶装置の回路図である。フローティングゲート及びコントロールゲートを有する多数個のスタックゲート型のメモリセルＭでフラッシュメモリＦＭが構成されており、多数個のメモリセルＭはマトリクス配置され、行方向に配列された複数のメモリセルのコントロールゲートＣＧは行方向に延びるワード線Ｗにそれぞれ接続される。また、列方向に配列された複数のメモリセルは隣接するメモリセルのソース領域Ｓ又はドレイン領域Ｄが共通ソース領域又は共通ドレイン領域として構成されている。そして、行方向に配列されたメモリセルの各共通ソース領域Ｓは行方向に延長され、所要の行方向の間隔で配置されるソースコンタクトＳＣによってＧＮＤに接続される。また、各共通ドレイン領域ＤにはそれぞれドレインコンタクトＤＣが配設されており、列方向に配列されたドレインコンタクトは列方向に延びるビット線Ｂにそれぞれ接続されている。
【００１９】
図２は図１のフラッシュメモリの回路に対応する平面レイアウト図である。シリコン基板１００には素子分離領域１０１が格子状に形成されて素子形成領域１０２が区画されており、この素子形成領域１０２上を行方向にわたってコントロールゲートＣＧとしても構成されるワード線Ｗが延長されている。また、素子形成領域１０２上にはワード線Ｗの直下にフローティングゲートＦＧが島状に形成され、このフローティングゲートＦＧの直下をチャネル領域とし、その列方向の両側にソース領域Ｓとドレイン領域Ｄの各拡散層が形成され、それぞれメモリセルＭが構成されている。行方向に隣接配置されているメモリセルはソース領域Ｓが共通化され、共通ソース領域の一部には前記ソースコンタクトＳＣが配置される。また、列方向に隣接すルメモリセルの各共通ドレイン領域Ｄにはビット線Ｂに接続するためのビットコンタクトＢＣが配置されている。
【００２０】
図３（ａ），（ｂ）は図２のＡＡ線、ＢＢ線に沿う断面図である。一導電型、例えばＰ型シリコン基板１００の表面には浅い溝１１１が形成されており、この浅い溝内に絶縁膜１１２が埋設されて前記素子分離領域１０２を構成する素子分離絶縁膜１１３、すなわちＳＴＩが形成され、前記素子形成領域１０２を区画している。前記ＳＴＩ１１３で区画された前記Ｐ型シリコン基板１００の素子形成領域１０２の表面には膜厚１０ｎｍの熱シリコン酸化膜からなるトンネル酸化膜１１４が形成され、このトンネル酸化膜１１４上にリン等の不純物をドープした膜厚１２０ｎｍ程度のポリシリコンからなるフローティングゲートＦＧが形成されている。このフローティングゲートＦＧは行方向に隣接するゲートが互いに短絡することがない寸法で可及的に長く形成されておりその両端部は素子形成領域１０２から前記ＳＴＩ１１３の一部領域上にまで延長されている。また、前記素子形成領域１０２内の前記フローティングゲートＦＧを列方向に挟んだ領域にはＮ型の不純物が導入され、それぞれソース領域Ｓ、ドレイン領域Ｄが形成されている。
【００２１】
前記フローティングゲートＦＧの表面を含む前記シリコン基板の表面にはシリコン酸化膜／シリコン窒化膜／シリコン酸化膜を５ｎｍ／５ｎｍ／９ｎｍの膜厚に順次積層したいわゆるＯＮＯ膜１１６が容量絶縁膜として形成されている。そして、この容量絶縁膜１１６上には行方向に隣接する複数のフローティングゲートＦＧ上にわたって行方向に延長されたコントロールゲートＣＧがワード線Ｗとして形成される。このコントロールゲートＣＧは膜厚１６０ｎｍ程度の導電性をもったポリシリコンにより形成されている。なお、図３においては図示は省略するが、前記ワード線Ｗ上には層間絶縁膜が形成され、この層間絶縁膜上には図２に示したように前記ソース領域Ｓにビット線コンタクトＳＣを介して接続されるビット線Ｂが形成されて図１の回路が構成されている。
【００２２】
次に以上の構成の半導体記憶装置の製造方法を図４〜図６を参照して説明する。なお、これらの図は図３（ａ）に示したＡＡ線に沿う断面構造を示している。先ず、図４（ａ）に示すように、Ｐ型シリコン基板１００にＳＴＩ１１３を形成し、素子形成領域１０２を区画する。ＳＴＩ１１３の製造方法は既に広く知られているが、簡単に説明すれば、シリコン基板１００の表面にフォトレジストを利用して選択的に浅い溝１１１を格子状に形成し、ＣＶＤ法等によって当該浅い溝１１１を埋設するのに十分なシリコン酸化膜１１２を堆積する。そして、表面からＣＭＰ法（化学的機械研磨法）によってシリコン基板１００の表面が露出するまで堆積したＣＶＤシリコン酸化膜１１２を研磨することにより、浅い溝１１１内にのみＣＶＤシリコン酸化膜１１２が埋設されたＳＴＩ１１３が形成される。
【００２３】
次いで、前記シリコン基板１００の表面を熱酸化し、熱シリコン酸化膜を成長して膜厚１０ｎｍのトンネル酸化膜１１４を形成する。さらに、その上にＣＶＤ法によりリンを含む第１のポリシリコン膜（ドープトポリシリコン）１１５を膜厚１２０ｎｍに成長する。次いで、第１のポリシリコン膜１１５の表面を熱酸化して膜厚２ｎｍ程度の極めて薄いシリコン酸化膜を保護膜１２１として形成する。その上にハードマスクを形成するために積層マスク膜を形成する。ここでは下層膜として少なくとも膜厚が３０ｎｍ、ここでは５０ｎｍのシリコン窒化膜１２２をＣＶＤ法によって成長する。また、上層膜として不純物を添加していないシリコン酸化膜、いわゆるＮＳＧ膜１２３をＣＶＤ法によって１５０ｎｍ以上の膜厚に形成する。
【００２４】
次いで、前記ＮＳＧ膜１２３上にフローティングゲート形成用のフォトレジストパターン（ＰＲパターン）１２４を形成する。このフォトレジストパターン１２４は形成しようとするフローティングゲートＦＧの面積が可及的に大きくなるように、行方向に隣接するフォトレジストパターン同士の間隔がフォトリソグラフィ技術の分解能の限界に近い寸法まで小さく形成する。そして、図４（ｂ）のように、このフォトレジストパターン１２４を利用して前記マスク膜の上層膜のＮＳＧ膜１２３をエッチングする。このとき下層膜のシリコン窒化膜１２２は表面が若干エッチングされるが、ＮＳＧ膜１２３のエッチングストッパとして機能する。その後、前記フォトレジストパターン１２４は除去する。
【００２５】
次いで、図４（ｃ）のように、全面にＣＶＤ法により第２のＮＳＧ膜１２５を６０ｎｍ程度の厚さに成長する。この第２のＮＳＧ膜１２５は前記積層マスク膜の上層膜のＮＳＧ膜（以下、第１のＮＳＧ膜と称する）１２３と一体化される。そして、この第２のＮＳＧ膜１２５をプラズマエッチング等によりドライエッチングすると、図５（ａ）のように、その異方性エッチングによって第１のＮＳＧ膜１２３の両側面には第２のＮＳＧ膜１２５がサイドウォール１２５ａとして残される。この残されたサイドウォール１２５ａが一体化された第１のＮＳＧ膜１２３のパターン寸法は行方向の両側に向けてサイドウォール１２５ａの膜厚分だけ増大されたことになり、これにより行方向に隣接するパターンの相互の間隔はフォトリソグラフィ技術の分解能よりも短い寸法になる。また、このドライエッチングにより下層膜のシリコン窒化膜１２２が第１のＮＳＧ膜１２３及びサイドウォール１２５ａを合わせたパターンと同一寸法にエッチングされる。
【００２６】
次いで、図５（ｂ）のように、前記第１のＮＳＧ膜１２３及びサイドウォール１２５ａをウェットエッチングにより除去する。次いで、残されたシリコン窒化膜１２２をマスクにして保護膜１２１をエッチングし、続いて第１のポリシリコン膜１１５をドライエッチングし、シリコン窒化膜１２２と同じパターンに形成する。これにより、図５（ｃ）のように、第１のポリシリコン膜パターン１１５ａが形成される。このとき積層ハードマスクとして機能するシリコン窒化膜１２２もある程度エッチングされ、その膜厚が低減される。エッチング後は７００℃程度の低温で熱酸化して露呈されている第１のポリシリコン膜パターン１１５ａの側面に薄い熱シリコン酸化膜１２６を形成する。しかる後、マクスに用いたシリコン窒化膜１２２をリン酸溶液でウェットエッチングする。このとき、第１のポリシリコン膜パターン１１５ａは上面に形成されている保護膜１２１としての熱シリコン酸化膜と側面に形成されている薄い熱シリコン酸化膜１２６とによって保護され、リン酸溶液によってダメージを受けることが防止される。また、このリン酸溶液によるエッチングを十分に行うことで、シリコン窒化膜１２２の一部が残渣として第１のポリシリコン膜パターン１１５ａ上に残されることが防止される。
【００２７】
次いで、図６（ａ）のように、第１のポリシリコン膜パターン１１５ａの上面に露出された熱シリコン酸化膜１２１と、第１のポリシリコン膜パターン１１５ａの側面に形成されている薄い熱シリコン酸化膜１２６をウェットエッチングし、第１のポリシリコン膜パターン１１５ａの表面を露出する。このように形成された第１のポリシリコン膜パターン１１５ａは、前記ハードマスクとしてのシリコン窒化膜１２２と同じパターン形状、すなわち第１及び第２のＮＳＧ膜１２３，１２５を含んで構成されていた積層ハードマスクのパターン形状に形成されるため、行方向に隣接する第１のポリシリコン膜パターン１１５ａの相互の間隔は第２のＮＳＧ膜１２５で構成されたサイドウォールの膜厚に相当する寸法だけフォトリソグラフィ技術の分解能よりも小さい間隔寸法に形成されることになる。
【００２８】
次いで、図６（ｂ）のように、第１のポリシリコン膜パターン１１５ａ及びシリコン基板１００の表面を含む全面に容量絶縁膜としてのＯＮＯ膜１１６をＣＶＤ法により形成し、さらにその上に第２のポリシリコン膜１１７を形成する。このＯＮＯ膜１１６はシリコン酸化膜、シリコン窒化膜、シリコン酸化膜を順次ＣＶＤ法により所要の膜厚に積層形成する。ここでは、前述のように５ｎｍ／５ｎｍ／９ｎｍの膜厚に形成する。
【００２９】
そして、前記第２のポリシリコン膜１１７上に素子形成領域１０２を含む領域において、図には表れない行方向に所要の間隔をおいて列方向に延びるフォトレジストパターンを形成し、このフォトレジストパターンを用いて前記第２のポリシリコン膜１１７、ＯＮＯ膜１１６、第１のポリシリコン膜パターン１１５ａを順次エッチングする。これにより、第２のポリシリコン膜１１７によりコントロールゲートＣＧとしてのワード線Ｗが形成され、このワード線Ｗの直下にＯＮＯ膜１１６を介して第１のポリシリコン膜パターン１１５ａによりフローティングゲートＦＧが形成される。
【００３０】
しかる後、図３（ｂ）を併せて参照すると、前記ワード線Ｗをマスクにして素子形成領域１０２のシリコン基板１００の表面に砒素等のＮ型不純物をイオン注入し、Ｎ型のソース領域Ｓ及びドレイン領域Ｄを形成する。その後、全面に層間絶縁膜１１８を形成し、この層間絶縁膜１１８にソース領域Ｓに達するコンタクトホールを開口し、導電材料を埋設してコンタクトプラグ１１９を形成した後に、層間絶縁膜１１８上に列方向に延長されるビット線Ｂを形成し当該コンタクトプラグ１１９を介してソース領域に接続する。これにより、図２に示したレイアウト構造のメモリセルが完成される。
【００３１】
以上の製造工程によりメモリセルを製造すると、図５（ａ）の工程において、積層ハードマスク膜として第１のＮＳＧ膜１２３のパターンをフォトリソグラフィ技術の分解能の限界に近い寸法で形成した場合でも、第１のＮＳＧ膜１２３のパターンの両側に第２のＮＳＧ膜１２５でサイドウォール１２５ａを形成した積層ハードマスクを形成することになるため、隣接する積層ハードマスクの間隔を当該分解能以下に狭めることができ、その分積層ハードマスクによって形成されるフローティングゲートＦＧの行方向のサイズが拡大できる。これにより、フローティングゲートＦＧがコントロールゲートＣＧに対向する面積を増大して両者間でのキャパシタを増大し、好適なプログラミングが可能なメモリセルが製造できる。
【００３２】
また、第１のポリシリコン膜１１５上には保護膜１２１として熱シリコン酸化膜を形成しておき、その上に積層ハードマスクの下層膜としてのシリコン窒化膜１２２を形成していること、並びに図５（ｃ）の工程において、積層ハードマスクにより第１のポリシリコン膜１１５をエッチングして形成された第１のポリシリコン膜パターン１１５ａの露出した側面に薄い熱シリコン酸化膜１２６を形成していることにより、第１のポリシリコン膜パターン１１５ａを形成した後にシリコン窒化膜１２２をエッチング除去する際に、エッチング液としてのリン酸溶液が第１のポリシリコン膜パターン１１５ａの表面に接することがなく、第１のポリシリコン膜パターン１１５ａの表面へのダメージが防止できる。したがって、最終的に製造されるフローティングゲートＦＧにおいては表面にダメージを受けることがなく、均一かつ平坦な表面が維持されて安定かつ均一なキャパシタ値が得られることになる。
【００３３】
これと同時に、第１のポリシリコン膜１１５としてドープトポリシリコンを使用してもダメージを受けることがないので、ノンドープポリシリコンを用いた場合のように後工程で不純物を導入する工程が不要であり、製造工程を削減することが可能になる。また、前の工程で積層ハードマスクの上層膜である第１及び第２のＮＳＧ膜１２３，１２５をエッチング除去したときにＮＳＧ膜の一部が異物（デポジション）としてシリコン窒化膜１２２の表面に残存した場合、あるいは第１のポリシリコン膜１１５をエッチングした際のポリシリコンの一部が異物としてシリコン窒化膜１２２の表面に付着した場合、等のいずれの場合でも、図５（ｃ）の工程においてシリコン窒化膜１２２のエッチングを十分に行うことで当該異物を確実に除去することが可能になり、この工程が終了した時点においてシリコン窒化膜１２２のエッチング残りが生じることがなく、その後の図６（ｂ）の工程において形成するＯＮＯ膜１１６を均一かつ良品質に形成することも可能になる。
【００３４】
さらに、この実施形態では、積層ハードマスクの下層膜としてのシリコン窒化膜１２２の膜厚を少なくとも５０ｎｍ以上とし、またその上の第１のＮＳＧ膜の膜厚を１５０ｎｍとし、第１のポリシリコン膜１１５の膜厚を１２０ｎｍとしている。このように膜厚及び膜厚範囲を設定することにより、図７（ａ）に模式的に示すように、シリコン窒化膜１２２の膜厚は、第１のＮＳＧ膜１２３をエッチングする際にシリコン窒化膜１２２の表面がエッチングされるエッチング量（ほぼ１０ｎｍ）と、当該シリコン窒化膜１２２をマスクとして第１のポリシリコン膜１１５をエッチングする際に当該シリコン窒化膜１２２がエッチングされるエッチング量（ほぼ２０ｎｍ）とを合計した量よりも厚い膜厚となるため、これらの工程を経た時点でも、図７（ｂ）のように、シリコン窒化膜１２２は確実に第１のポリシリコン膜１１５上に残存されており、当該第１のポリシリコン膜１１５を目的とする寸法形状のパターンに確実にエッチング形成することが可能になる。特に、第１のＮＳＧ膜１２３をエッチングしたときにときにシリコン窒化膜１２２がエッチングされる部分はパターン形成される第１のポリシリコン膜パターン１１５ａの両肩部に相当するため、前述の膜厚に設定することでシリコン窒化膜１２２の両肩に生じる段部での膜厚を保持し、形成される第１のポリシリコン膜パターン１１５ａの寸法にばらつきが生じることが未然に防止できる。
【００３５】
また、この実施形態では、前記積層ハードマスクの上層膜としての第１のＮＳＧ膜１２３の膜厚を１５０ｎｍとし、その上に形成してサイドウォールを形成するための第２のＮＳＧ膜の膜厚を６０ｎｍとしている。このように、第１のＮＳＧ膜１２３の膜厚を第２のＮＳＧ膜１２５の膜厚の２倍以上にすることにより、図８（ａ）に破線で示すように、第１のＮＳＧ膜１２３の側面に成長される第２のＮＳＧ膜１２５の側面が垂直面として形成されるようになる。そのため、同図に実線で示すように、第２のＮＳＧ膜１２５を異方性エッチングしてサイドウォール１２５ａを形成したときに、第２のＮＳＧ膜１２５の垂直な側面でのエッチングが抑制でき、第２のＮＳＧ膜１２５の側面がエッチングされて水平方向に後退することが防止できる。これにより下層膜のシリコン窒化膜１２２からなるハードマスクの寸法のばらつきを防止する。このことは、少なくとも第１のＮＳＧ膜１２３の膜厚が第２のＮＳＧ膜の膜厚の１倍以上あれば理論的には第２のＮＳＧ膜の側面がエッチングによって後退することが抑制できるが、本実施形態のように２倍以上あれば確実に抑制することが可能である。因みに、第１のＮＳＧ膜１２３の膜厚が第２のＮＳＧ膜１２５の膜厚よりも薄い場合には、図８（ｂ）に示すように、第２のＮＳＧ膜１２５の側面はテーパ状になり、その後のエッチングによりサイドウォール１２５ａを形成する際に第２のＮＳＧ膜１２５の側面が後退してしまい、サイドウォール１２５ａを利用することによるフォトリソグラフィ技術の分解能以下でのゲート間寸法を得ることは困難になる。
【００３６】
以上の説明において本発明は特に積層ハードマスクを形成するための上層膜として、前記実施形態のＮＳＧ膜に代えて他の材料膜を使用することも可能である。特に、下層膜とのエッチング選択性のある材料膜であればよく、本実施形態では下層膜がシリコン窒化膜であるためＮＳＧ膜を使用しているが、例えばポリシリコン膜であってもよい。また、下層膜としてシリコン窒化膜以外の材料膜を使用した場合には上層膜をさらに他の材料膜で形成することも可能である。また、フローティングゲートやコントロールゲートを構成するシリコン膜はポリシリコン膜に限られるものではなく、ポリサイド膜や金属シリサイド膜を用いることも可能である。
【００３７】
【発明の効果】
以上説明したように本発明は、フローティングゲートを形成するためのシリコン膜の表面に保護膜を形成し、この上に積層ハードマスクの下層膜と上層膜を順次積層し、さらに上層膜を所要のパターンに形成した上に第２の上層膜でサイドウォールを形成し、このサイドウォールを利用してシリコン膜をエッチングしてシリコンパターンを形成する工程を含んでいるので、フォトリソグラフィ技術の分解能以下の寸法でフローティングゲートを製造することが可能になり、スタックゲート型不揮発性半導体記憶装置の消去特性の高速化及び消去電圧の低電圧化を図り、メモリセルのプログラミングを好適に行うことが可能になる。また、シリコン膜を覆う保護膜を形成することで、積層ハードマスクの下層膜をエッチング除去する際にシリコン膜の表面にダメージを受けることがなく、高い品質のフローティングゲートを製造することが可能になり、しかも、シリコン膜として不純物を導入したシリコン膜を用いることが可能になり製造工程が削減できる。さらに、積層ハードマスクを形成するための第１の上層膜の膜厚を第２の上層膜よりも厚く形成することで、第２の上層膜により形成するサイドウォールの寸法精度を高め、フローティングゲートの寸法精度を高めることが可能になる。特に、第１の上層膜の膜厚を第２の上層膜の膜厚の２倍以上とすることで、サイドウォールの寸法精度を極めて高いものにでき、フローティングゲートを極めて高精度に製造することが可能になる。
【図面の簡単な説明】
【図１】本発明にかかる半導体記憶装置の回路図である。
【図２】本発明にかかる半導体記憶装置の平面レイアウト図である。
【図３】図２のＡ−Ａ線、Ｂ−Ｂ線断面図である。
【図４】本発明の製造方法を説明するための工程断面図のその１である。
【図５】本発明の製造方法を説明するための工程断面図のその２である。
【図６】本発明の製造方法を説明するための工程断面図のその３である。
【図７】シリコン窒化膜の膜厚による作用効果を説明するための模式断面図である。
【図８】ＮＳＧ膜の膜厚による作用効果を説明するための模式断面図である。
【図９】従来の製造方法の工程断面図のその１である。
【図１０】従来の製造方法の工程断面図のその２である。
【符号の説明】
１００ シリコン基板
１０１ 素子分離領域
１０２ 素子形成領域
１１３ ＳＴＩ
１１４ トンネル酸化膜
１１５ 第１のポリシリコン膜
１１６ ＯＮＯ膜（容量絶縁膜）
１１７ 第２のポリシリコン膜
１１８ 層間絶縁膜
１１９ コンタクトプラグ
１２１ 保護膜
１２２ シリコン窒化膜
１２３ 第１のＮＳＧ膜
１２４ フォトレジストパターン
１２５ 第２のＮＳＧ膜
１２６ シリコン酸化膜
Ｗ ワード線
ＣＧ コントロールゲート
ＦＧ フローティングゲート
Ｂ ビット線
ＤＣ ドレインコンタクト
ＳＣ ソースコンタクト
Claims (9)
- フローティングゲートとコントロールゲートとを備えるスタックゲート型不揮発性半導体記憶装置において、半導体基板に区画した素子形成領域にトンネル絶縁膜を形成する工程と、前記トンネル絶縁膜上に不純物を導入したシリコン膜を形成する工程と、前記シリコン膜の表面に保護膜を形成する工程と、前記保護膜上に積層ハードマスクの下層膜と上層膜を順次積層する工程と、前記上層膜を所要のパターンに形成する工程と、前記上層膜のパターン上に第２の上層膜を形成する工程と、前記第２の上層膜をエッチングして前記第１の上層膜の側面にのみ残す工程と、前記第１及び第２の上層膜をマスクにして前記下層膜をエッチングする工程と、前記下層膜をマスクにして前記シリコン膜をエッチングしてシリコンパターンを形成する工程と、露呈された前記シリコンパターンの表面を覆う第２の保護膜を形成する工程と、前記下層膜をエッチング除去する工程とを含むことを特徴とする半導体記憶装置の製造方法。
- 前記下層膜をエッチング除去した工程の後、前記シリコンパターンの表面に存在する保護膜を除去する工程と、前記シリコンパターンの表面に容量絶縁膜を形成する工程と、前記容量絶縁膜上に導電膜を形成する工程と、前記導電膜、前記容量絶縁膜、前記シリコンパターンを順次所要のパターンにエッチングして前記導電膜でコントロールゲートを形成し前記シリコンパターンでフローティングゲートを形成する工程とを含むことを特徴とする請求項１に記載の半導体記憶装置の製造方法。
- 前記シリコン膜はポリシリコン膜あるいは金属ポリサイド膜であることを特徴とする請求項１又は２に記載の半導体記憶装置の製造方法。
- 前記下層膜はシリコン窒化膜であり、前記第１及び第２の上層膜はシリコン酸化膜であることを特徴とする請求項３に記載の半導体記憶装置の製造方法。
- 前記保護膜は前記ポリシリコン膜の表面を熱処理した熱シリコン酸化膜であることを特徴とする請求項１ないし４のいずれかに記載の半導体記憶装置の製造方法。
- 前記シリコン窒化膜をリン酸溶液によりエッチング除去することを特徴とする請求項１ないし５のいずれかに記載の半導体記憶装置の製造方法。
- 前記シリコン窒化膜の膜厚は、前記第１の上層膜をエッチングする際に当該シリコン窒化膜がエッチングされる厚さと、前記ポリシリコン膜をエッチングする際に当該シリコン窒化膜がエッチングされる厚さの合計よりも厚く形成することを特徴とする請求項６に記載の半導体記憶装置の製造方法。
- 前記第１の上層膜の膜厚は前記第２の上層膜の膜厚よりも厚いことを特徴とする請求項７に記載の半導体記憶装置の製造方法。
- 前記第１の上層膜の膜厚は前記第２の上層膜の膜厚の２倍以上の膜厚であることを特徴とする請求項８に記載の半導体記憶装置の製造方法。
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