TW202023026A

TW202023026A - 記憶體結構及其製造方法

Info

Publication number: TW202023026A
Application number: TW107143630A
Authority: TW
Inventors: 張文岳
Original assignee: 力晶積成電子製造股份有限公司
Priority date: 2018-12-05
Filing date: 2018-12-05
Publication date: 2020-06-16
Also published as: TWI675457B

Abstract

提供一種記憶體結構，其包括兩條字元線、多個浮置閘極以及一個控制閘極。兩條字元線配置於基底上。每一條字元線的頂部寬度大於其底部寬度。多個浮置閘極配置於字元線之間且與字元線隔開。控制閘極配置於浮置閘極之間且與浮置閘極隔開。

Description

記憶體結構及其製造方法

本發明是有關於一種半導體結構及其製造方法，且特別是有關於一種記憶體結構及其製造方法。

由於非揮發性記憶體（non-volatile memory）可進行多次資料的存入、讀取與抹除等操作，且具有當電源供應中斷時，所儲存的資料不會消失、資料存取時間短以及低消耗功率等優點，所以已成為個人電腦和電子設備所廣泛採用的一種記憶體。

在目前提高元件集積度的趨勢下，如何在不增加記憶胞尺寸的情況下，增加記憶體的讀取速度和抹除速度，已成為業界的一致目標。

有鑒於此，本發明提供一種記憶體結構及其製造方法，可以在不增加記憶胞尺寸的情況下，增加記憶體的讀取速度和抹除速度。

本發明提供一種記憶體結構，其包括兩條字元線、多個浮置閘極以及一個控制閘極。兩條字元線配置於基底上。每一條字元線的頂部寬度大於其底部寬度。多個浮置閘極配置於字元線之間且與字元線隔開。控制閘極配置於浮置閘極之間且與浮置閘極隔開。

在本發明的一實施例中，每一條字元線具有凹角（reentrant）輪廓，而浮置閘極具有相應的凸角（salient）輪廓。

在本發明的一實施例中，上述浮置閘極具有傾斜的外表面。

在本發明的一實施例中，上述記憶體結構更包括多個第一絕緣層以及第二絕緣層。多個第一絕緣層分別配置於每一條字元線與基底之間。第二絕緣層包覆每一條字元線的頂部和側壁並與第一絕緣層連接。

在本發明的一實施例中，上述記憶體結構更包括第三絕緣層，其配置於浮置閘極與控制閘極之間以及控制閘極與基底之間。

在本發明的一實施例中，上述第三絕緣層更覆蓋每一條字元線的頂部和側壁。

在本發明的一實施例中，上述記憶體結構更包括多個隔離結構，其配置於基底中，其中每一條字元線與部分隔離結構交錯，且隔離結構與浮置閘極交替配置。

在本發明的一實施例中，上述浮置閘極的邊緣突出於隔離結構的邊緣。

在本發明的一實施例中，上述記憶體結構更包括第一摻雜區以及多個第二摻雜區。第一摻雜區配置於控制閘極下方的基底中。多個第二摻雜區配置於字元線外側的基底中。

在本發明的一實施例中，上述記憶體結構更包括多個隔離結構，其配置於基底中，其中每一條字元線與部分隔離結構交錯，且隔離結構與第二摻雜區交替配置。

在本發明的一實施例中，上述第一摻雜區更延伸到浮置閘極下方的基底中。

在本發明的一實施例中，上述第二摻雜區更延伸到相鄰字元線下方的基底中。

本發明另提供一種記憶體結構的製造方法，其包括以下步驟。於基底中形成多個隔離結構。於隔離結構之間的基底上形成第一絕緣材料層。於基底上形成兩條字元線，每一條字元線與部分隔離結構交錯。對第一絕緣材料層以及字元線進行處理步驟，使字元線具有凹角輪廓。於字元線之間形成多個浮置閘極。於浮置閘極之間形成控制閘極。

在本發明的一實施例中，上述處理步驟包括以下步驟。移除部分第一絕緣材料層，以於每一條字元線與基底之間形成多個第一絕緣層，其中第一絕緣層的寬度小於字元線的寬度。進行氧化步驟，以於每一條字元線的頂部和側壁上形成第二絕緣層，並於每一條字元線的底角處形成凹角輪廓，第二絕緣層與第一絕緣層連接。

在本發明的一實施例中，形成上述浮置閘極的步驟包括以下步驟。於每一條字元線的兩側形成兩條導體間隙壁。對導體間隙壁進行圖案化，以移除字元線外側的導體間隙壁，並於字元線之間形成浮置閘極。

在本發明的一實施例中，上述記憶體結構的製造方法更包括於基底上形成第三絕緣層，所述第三絕緣層配置於浮置閘極與控制閘極之間以及控制閘極與基底之間。

在本發明的一實施例中，上述浮置閘極與隔離結構交替配置。

在本發明的一實施例中，上述記憶體結構的製造方法更包括於字元線之間的基底中形成第一摻雜區，以及於字元線外側的基底中形成多個第二摻雜區。

在本發明的一實施例中，上述第二摻雜區與隔離結構交替配置。

基於上述，藉由本發明的製造方法，可製作出一種記憶體結構，其可以在不增加記憶胞尺寸的情況下，增加記憶體的讀取速度和抹除速度。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1A至圖1H為根據本發明一實施例所繪示的一種記憶體結構的製造方法的上視示意圖。圖2A至圖2H為沿著圖1A至圖1H中的I-I’線所繪示的剖面示意圖。為了清楚說明起見，上視示圖中有時會省略一些構件。例如，圖1G和圖1H省略了第三絕緣層。

請參見圖1A以及圖2A，於基底100中形成多個隔離結構102。基底100可為半導體基底，例如是矽基底。基底100中可具有井區。在一實施例中，隔離結構102配置成第一群組G1和第二群組G2，各群組具有多個平行排列的多個隔離結構102。隔離結構102沿第一方向D1延伸，且相鄰群組的隔離結構102以端對端（end to end）的方式配置。在一實施例中，隔離結構102可為淺溝渠隔離（STI）結構。

隔離結構102用來定義主動區塊。在一實施例中，在基底100中形成有至少一第一主動區塊AA1、至少一第二主動區塊AA2以及第三主動區塊AA3。第一主動區塊AA1以及第二主動區塊AA2沿第一方向D1延伸，且第三主動區塊AA3位於第一主動區塊AA1與第一主動區塊AA2之間且沿第二方向D2延伸。第一方向D1與第二方向D2交錯，例如彼此垂直。

請參見圖1B以及圖2B，於隔離結構102之間的基底100上形成第一絕緣材料層104。更具體地說，第一絕緣材料層104形成在第一主動區域AA1、第二主動區域AA2和第三主動區域AA3的基底100上。在一實施例中，第一絕緣材料層104的材料包括氧化矽，且其形成方法包括進行熱氧化法。

接著，於基底100上形成兩條字元線106，每一條字元線106與部分隔離結構102交錯。更具體地說，一條字元線106和第一群組G1的隔離結構102交錯，另一條字元線106和第二群組G2的隔離結構102交錯。在一實施例中，形成字元線106的方法包括於基底100上形成摻雜多晶矽層，然後對摻雜多晶矽層進行微影蝕刻之圖案化步驟。

請參見圖1C~1D以及圖2C~2D，對第一絕緣材料層104以及字元線106進行處理步驟，使字元線106具有凹角輪廓R。

在一實施例中，處理步驟包括移除部分第一絕緣材料層104，以於每一條字元線106與基底100之間形成多個第一絕緣層104a，如圖1C以及圖2C所示。在一實施例中，第一絕緣層104a的寬度小於字元線106的寬度。在一實施例中，移除部分第一絕緣材料層104的方法包括進行等向性（isotropic）蝕刻製程。

在一實施例中，處理步驟更包括進行氧化步驟，以於每一條字元線106的頂部和側壁上形成第二絕緣層108，並於每一條字元線106的底角處形成凹角輪廓R，如圖1D以及圖2D所示。更具體地說，進行熱氧化法，以消耗部分字元線106以形成第二絕緣層108。在一實施例中，控制氧化步驟的參數，使得字元線106底角部分消耗較快，以在每一條字元線106的底角處形成凹角輪廓R。於處理步驟後，字元線106的上部寬度大於其下部寬度，且其側壁上有轉折點。更具體地說，字元線106的上部側壁大致垂直，而相對的下部側壁朝向彼此傾斜。在一實施例中，熱氧化法也會消耗基底100；亦即，第二絕緣層108也會形成在基底100上。在一實施例中，第二絕緣層108與第一絕緣層104a彼此連接。

請參見圖1E~1F以及圖2E~2F，於字元線106之間形成多個浮置閘極110a。

在一實施例中，如圖1E以及圖2E所示，於每一條字元線106的兩側形成兩條導體間隙壁110。在一實施例中，形成導體間隙壁110的方法包括於基底100上形成摻雜多晶矽層，然後對摻雜多晶矽層進行非等向性（anisotropic）蝕刻製程。

接著，如圖1F以及圖2F所示，對導體間隙壁110進行圖案化，以移除字元線106外側的導體間隙壁110，並於字元線之間形成浮置閘極110a。在一實施例中，對導體間隙壁110進行圖案化的方法包括以下步驟。首先，於基底100上形成光阻層。接著，以光阻層為罩幕進行蝕刻製程，以移除字元線106外側的導體間隙壁110並移除字元線106之間的隔離結構102上的導體間隙壁110。在一實施例中，浮置閘極110a會與字元線106的底切部分鑲嵌。更具體地說，浮置閘極110a形成有凸角（salient）輪廓，與字元線106的凹角輪廓R彼此相應。

在一實施例中，如圖2F所示，浮置閘極110a與隔離結構102交替配置。更具體地說，第一群組G1的隔離結構102與第一主動區塊AA1的浮置閘極110a交替配置，第二群組G2的隔離結構102與第二主動區塊AA2的浮置閘極110a交替配置。

請參見圖1G以及圖2G，於字元線106之間的基底100中形成第一摻雜區112，以及於字元線106外側的基底100中形成多個第二摻雜區114。

在一實施例中，形成第一摻雜區112以及第二摻雜區114的方法包括進行離子植入製程。在一實施例中，第一摻雜區112更延伸到相鄰浮置閘極110a下方的基底100中，且第二摻雜區114更延伸到相鄰字元線106下方的基底100中。

在一實施例中，第二摻雜區114與隔離結構102交替配置。更具體地說，第一群組G1的隔離結構102與第一主動區塊AA1的第二摻雜區114交替配置，第二群組G2的隔離結構102與第二主動區塊AA2的第二摻雜區114交替配置。

接著，於基底100上形成第三絕緣層116。更具體地說，第三絕緣層116形成在浮置閘極110a的側壁上，並側向延伸到字元線106的頂部和側壁，以及第一摻雜區112以及第二摻雜區114的頂面上。在一實施例中，形成第三絕緣層116的方法包括進行化學氣相沉積製程。

請參見圖1H以及圖2H，於浮置閘極110a之間形成控制閘極118。在一實施例中，形成控制閘極118的方法包括於基底100上形成摻雜多晶矽層，且摻雜多晶矽層的頂面低於字元線106的頂面。接著，對摻雜多晶矽層進行微影蝕刻之圖案化步驟，以移除字元線106外側的摻雜多晶矽層。至此，完成本發明之記憶體結構10的製作。

以下，將參照圖1H以及圖2H，說明本發明之記憶體結構。在一實施例中，本發明之記憶體結構10包括兩條字元線106、多個浮置閘極110a以及一個控制閘極118。兩條字元線106配置於基底100上，且每一條字元線106的頂部寬度大於其底部寬度。多個浮置閘極110a配置於字元線106之間且與字元線106隔開。控制閘極118配置於浮置閘極110a之間且與浮置閘極110a隔開。

在一實施例中，記憶體結構10更包括多個第一絕緣層104a、第二絕緣層108以及第三絕緣層116。多個第一絕緣層104a分別配置於每一條字元線106與基底100之間。第二絕緣層108包覆每一條字元線的頂部和側壁並與第一絕緣層104a連接。第三絕緣層116配置於浮置閘極110a與控制閘極118之間以及控制閘極118與基底100之間。在一實施例中，第三絕緣層116更覆蓋每一條字元線106的頂部和側壁。

在一實施例中，每一條字元線106具有凹角（reentrant）輪廓，而浮置閘極110a具有相應的凸角（salient）輪廓。從另一角度來看，每一條字元線106具有底切凹入部分，浮置閘極110a具有相應的凸出部分，且字元線106與浮置閘極110a彼此嵌合。

在一實施例中，浮置閘極110a具有傾斜的外表面。更具體地說，浮置閘極110a以間隙壁形式配置於相鄰字元線106的內側。

在一實施例中，記憶體結構10更包括多個隔離結構102，其配置於基底100中。每一條字元線106與部分隔離結構102交錯。在一實施例中，每一條字元線106與部分隔離結構102彼此垂直。

在一實施例中，隔離結構102與浮置閘極110a交替配置。在一實施例中，浮置閘極110a的邊緣突出於隔離結構102的邊緣，但本發明並不以此為限。在另一實施例中，隔離結構102的邊緣可與浮置閘極110a的邊緣切齊。

在一實施例中，記憶體結構10更包括第一摻雜區112以及多個第二摻雜區114。第一摻雜區112配置於控制閘極118下方的基底100中。在一實施例中，第一摻雜區112更延伸到浮置閘極110a下方的基底100中。多個第二摻雜區114配置於字元線106外側的基底100中。在一實施例中，第二摻雜區114更延伸到相鄰字元線106下方的基底100中。在一實施例中，第一摻雜區112作為記憶體結構10的源極，第二摻雜區114作為記憶體結構10的汲極。在一實施例中，隔離結構102與第二摻雜區114交替配置。

本發明記憶體結構10可具有多個記憶胞單元C。在一實施例中，如圖1H所示，記憶體結構10可具有四個記憶胞單元C，但本發明並不以此為限。

圖3為根據本發明一實施例所繪示的一種記憶體結構的程示化操作示意圖。圖4為根據本發明一實施例所繪示的一種記憶體結構的抹除操作示意圖。

以下，將參照圖3以及圖4，說明本發明之記憶體結構的操作方法。在一實施例中，對本發明的記憶體結構進行程式化操作時，請參照表一，施加0.6V至字元線WL，施加8V至控制閘極CG，施加4V至源極S，施加0V至汲極D，並施加0V至基底中的井區W。此時電子e會從汲極侧的汲極D注入到源極側的浮置閘極FG，故稱為源極側注入（source-side injection），如圖3所示。由於本發明之記憶體結構具有較大的CG-FG耦合電壓，故可增加程式化速度。

在一實施例中，對本發明的記憶體結構進行抹除操作時，請參照表一，施加4V至字元線WL，施加-8V至控制閘極CG，將源極S和汲極D浮置，並施加0V至基底中的井區W。此時電子e會從浮置閘極FG經由抹除閘極EG的凹角注入，故稱為加強型F-N穿隧（enhanced F-N tunneling），如圖4所示。由於本發明之記憶體結構具有較大的WL-FG耦合電壓，故可增加抹除速度。

表一

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10:記憶體結構100:基底102:隔離結構104:第一絕緣材料層104a:第一絕緣層106:字元線108:第二絕緣層110:導體間隙壁110a:浮置閘極112:第一摻雜區114:第二摻雜區116:第三絕緣層118:控制閘極AA1:第一主動區塊AA2:第二主動區塊AA3:第三主動區塊C:記憶胞單元CG:控制閘極D:汲極D1:第一方向D2:第二方向e:電子FG:浮置閘極G1:第一群組G2:第二群組R:凹角輪廓S:源極W:井區WL:字元線

圖1A至圖1H為根據本發明一實施例所繪示的一種記憶體結構的製造方法的上視示意圖。圖2A至圖2H為沿著圖1A至圖1H中的I-I’線所繪示的剖面示意圖。圖3為根據本發明一實施例所繪示的一種記憶體結構的程示化操作示意圖。圖4為根據本發明一實施例所繪示的一種記憶體結構的抹除操作示意圖。

10:記憶體結構

100:基底

104a:第一絕緣層

106:字元線

108:第二絕緣層

110a:浮置閘極

112:第一摻雜區

114:第二摻雜區

116:第三絕緣層

118:控制閘極

AA1:第一主動區塊

AA2:第二主動區塊

AA3:第三主動區塊

R:凹角輪廓

Claims

一種記憶體結構，包括：兩條字元線，配置於基底上，其中每一條所述字元線的頂部寬度大於其底部寬度；多個浮置閘極，配置於所述字元線之間且與所述字元線隔開；以及控制閘極，配置於所述浮置閘極之間且與所述浮置閘極隔開。
如申請專利範圍第1項所述之記憶體結構，其中每一條所述字元線具有凹角（reentrant）輪廓，而所述浮置閘極具有相應的凸角（salient）輪廓。
如申請專利範圍第1項所述之記憶體結構，其中所述浮置閘極具有傾斜的外表面。
如申請專利範圍第1項所述之記憶體結構，更包括：多個第一絕緣層，分別配置於每一條所述字元線與所述基底之間；以及第二絕緣層，包覆每一條所述字元線的頂部和側壁並與所述第一絕緣層連接。
如申請專利範圍第1項所述之記憶體結構，更包括：第三絕緣層，配置於所述浮置閘極與所述控制閘極之間以及所述控制閘極與所述基底之間。
如申請專利範圍第5項所述之記憶體結構，其中所述第三絕緣層更覆蓋每一條所述字元線的頂部和側壁。
如申請專利範圍第1項所述之記憶體結構，更包括：多個隔離結構，配置於所述基底中，其中每一條所述字元線與部分所述隔離結構交錯，且所述隔離結構與所述浮置閘極交替配置。
如申請專利範圍第7項所述之記憶體結構，其中所述浮置閘極的邊緣突出於所述隔離結構的邊緣。
如申請專利範圍第1項所述之記憶體結構，更包括：第一摻雜區，配置於所述控制閘極下方的所述基底中；以及多個第二摻雜區，配置於所述字元線外側的所述基底中。
如申請專利範圍第9項所述之記憶體結構，更包括：多個隔離結構，配置於所述基底中，其中每一條所述字元線與部分所述隔離結構交錯，且所述隔離結構與所述第二摻雜區交替配置。
如申請專利範圍第9項所述之記憶體結構，其中所述第一摻雜區更延伸到所述浮置閘極下方的所述基底中。
如申請專利範圍第9項所述之記憶體結構，其中所述第二摻雜區更延伸到相鄰所述字元線下方的所述基底中。
一種記憶體結構的製造方法，包括：於基底中形成多個隔離結構；於所述隔離結構之間的所述基底上形成第一絕緣材料層；於所述基底上形成兩條字元線，每一條所述字元線與部分所述隔離結構交錯；對所述第一絕緣材料層以及所述字元線進行處理步驟，使所述字元線具有凹角輪廓；於所述字元線之間形成多個浮置閘極；以及於所述浮置閘極之間形成控制閘極。
如申請專利範圍第13項所述之記憶體結構的製造方法，其中所述處理步驟包括：移除部分所述第一絕緣材料層，以於每一條所述字元線與所述基底之間形成多個第一絕緣層，其中所述第一絕緣層的寬度小於所述字元線的寬度；以及進行氧化步驟，以於每一條所述字元線的頂部和側壁上形成第二絕緣層，並於每一條所述字元線的底角處形成所述凹角輪廓，所述第二絕緣層與所述第一絕緣層連接。
如申請專利範圍第13項所述之記憶體結構的製造方法，其中形成所述浮置閘極的步驟包括：於每一條所述字元線的兩側形成兩條導體間隙壁；以及對所述導體間隙壁進行圖案化，以移除所述字元線外側的所述導體間隙壁，並於所述字元線之間形成所述浮置閘極。
如申請專利範圍第13項所述之記憶體結構的製造方法，更包括：於所述基底上形成第三絕緣層，所述第三絕緣層配置於所述浮置閘極與所述控制閘極之間以及所述控制閘極與所述基底之間。
如申請專利範圍第13項所述之記憶體結構的製造方法，其中所述浮置閘極與所述隔離結構交替配置。
如申請專利範圍第13項所述之記憶體結構的製造方法，更包括：於所述字元線之間的所述基底中形成第一摻雜區；以及於所述字元線外側的所述基底中形成多個第二摻雜區。
如申請專利範圍第18項所述之記憶體結構的製造方法，其中所述第二摻雜區與所述隔離結構交替配置。
如申請專利範圍第18項所述之記憶體結構的製造方法，其中所述第二摻雜區更延伸到相鄰所述字元線下方的所述基底中。