JPH01298770A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体装置に関し、特に多層ゲート？１ｉ極構
造を有した浮遊電極型半導体記憶装置の書込特性を改善
し得る半導体装置の構造およびその製造方法に関するも
のである。

［従来の技術］ 第６図は、不揮発性半導体メモリ（以下ＥＦＲＯＭと称
す）の−船釣な構成を示すブロック図である。図におい
て、行列状に配置された複数のメモリトランジスをその
内部に要するメモリセルマトリクス１に、メモリセルの
行および列を選択するためのＸアドレスデコーダ２およ
びＹゲートセンスアンプ３が接続される。Ｙゲートセン
スアンプ３には列の選択情報を与えるＹアドレスデコー
ダ４が接続され、Ｘアドレスデコーダ２およびＹアドレ
スデコーダ４にはそれぞれアドレス情報が一時格納され
るアドレスバッファ５が接続される。

Ｙゲートセンスアンプ３には入出力データを一時格納す
る人出力バッファ６が接続される。アドレスバッファ５
および人出力バッファ６にはＥＰＲＯＭの動作制御を行
なうコントロールロジック７が接続される。コントロー
ルロジック７はチップイネーブル信号ＣＥ、アウトプッ
トイネーブル信御を行なう。

第７図は、第６図に示したメモリセルマトリクス１の概
略構成を斜視図で示した回路図である。

図において、行方向に複数のワード線ＷＬ、。

ＷＬ２．・・・ＷＬ、　、列方向に複数のビット線ＢＬ
１＋ＢＬ２＋　・・・ＢＬ、が互いに直交するように配
置され、マトリクスを構成する。各ワード線と各ビット
線の交点にはそれぞれフローティングゲートを有するメ
モリトランジスタＱ＋＋＋Ｑ＋□。

・・・Ｑ＋　＋が配設される。メモリトランジスタのド
レインは各ビット線に、メモリトランジスタの制御ゲー
トは各ワード線に、そしてメモリトランジスタのソース
は各々接地線（Ｓｌ、Ｓ２．・・・）に接続される。同
一行に属するメモリトランジスタのソースは図示のごと
く相互に接続され両側に配置された接地線（Ｓｌ、Ｓ２
．・・・）に接続される。

第８図は、メモリセルマトリクス１の一部のメモリトラ
ンジスタの断面構造図を示している。メモリトランジス
タ８はｐ型シリコン基板９の表面に、砒素またはリンな
どの不純物が拡散形成されたドレイン領域１０およびソ
ース領域１１が形成されている。ドレインおよびソース
領域１０．１１の間に位置するチャネル領域１２の表面
上には第１のゲート酸化シリコン膜１３が形成されてい
る。その表面上にはリンまたは砒素をドープしたポリシ
リコンからなるフローティングゲート１４が形成されて
いる。フローティングゲート１４の表面上にはその表面
を一様に酸化して第２ゲート酸化シリコン膜１５が形成
されている。さらに、その表面上にはリンまたは砒素を
ドープしたポリシリコンからなる制御電極１６が形成さ
れている。

このようにメモリトランジスタ８はフローティングゲー
ト１４および制御電極１６からなる２層ゲート電極構造
を構成している。そして、この２層ゲート電極構造およ
びｐ型シリコン基板９表面上は酸化シリコン膜１７で被
覆されている。

第９Ａ図ないし第９ｐ図は上記のメモリトランジスタ８
の製造工程を順に示した断面構造図である。以下では本
図を用いてメモリセルトランジスタ８の製造方法につい
て説明する。

まず、第９Ａ図において、ｐ型シリコン基板９の表面上
に第１酸化シリコン膜２４、第１ポリシリコン層１８、
第２酸化シリコン膜２５および第２ポリシリコン層１９
を順次堆積する。さらに、第２ポリシリコン層１９の表
面上にレジスト２０を塗布する。その後、フォトリソグ
ラフィの手法を用いてレジスト２０を所定の形状にパタ
ーニングする。

次に、第９Ｂ図に示すように、パターニングされたレジ
スト２０をマスクとしてドライエツチングにより第２ポ
リシリコン層１９、第２酸化シリコン膜２５および第１
ポリシリコン層１８を所定形状に自己整合的に成形する
。これによって、フローティングゲート１４、第２ゲー
ト酸化シリコン膜１５および制御電極１６が形成される
。

さらに、第９Ｃ図に示すように、制御電極１６などをマ
スクとして第１酸化シリコン膜２４をエツチング除去し
て成形する。この第１酸化シリコン膜２４のエツチング
は、フッ酸の水溶液を用いて行なわれる。このウェット
エツチングは等方性エツチングであり、このために第１
ゲート酸化シリコン膜１３はフローティングゲート１４
に覆われた領域下にもエツチングが進行する。さらに、
第１ゲート酸化シリコン膜１３と同じ材料からなる第２
ゲート酸化シリコン膜１５もこのとき同時にウェットエ
ツチングの影響を受は横方向に工・ソチングされる。こ
のために、図に示すように第１ゲート酸化シリコン膜１
３および第２ゲート酸化シリコン膜１５には横方向にエ
ツチング除去された食込み領域が形成される。

その後、第９Ｄ図に示すように、制御電極１６をマスク
としてｐ型シリコン基板９に砒素またはリンをイオン注
入する。これによってドレイン領域１０およびソース領
域１１がｐ型シリコン基板９表面にゲート電極と自己整
合的に形成される。

その後、注入された不純物イオンを活性化するために９
００℃〜９５０℃程度の温度で熱処理を行なう。さらに
、熱酸化法によりｐ型シリコン基板９表面や制御電極１
６およびフローティングゲート１４の露出表面に酸化シ
リコン膜１７を形成する（第８図参照）。この熱酸化工
程では、前述したように第１ゲート酸化シリコン膜１３
および第２ゲート酸化シリコン膜１５の食込み領域にも
酸　□化シリコン膜が形成される。このため、第１ゲー
ト酸化シリコン膜１３および第２ゲート酸化シリコン膜
１５の両側端部には膜厚の厚い酸化シリコン膜領域が形
成される。これをゲートバーズビーク２１ｂ、２１ａと
称す。ゲートバーズビーク２１ａ、２１ｂの幅は例えば
ゲート長方向に各々０゜２μｍ程度であった。

次に、ＥＰＲＯＭのメモリデータの書込みおよび読出動
作について第８図を参照して説明する。

図において、たとえば書込動作は制御電極１６に１２．
５Ｖ程度、またドレイン領域１０にＩＯＶ程度の電圧を
印加する。そして、この電圧印加によりドレイン近傍の
アバランシェ現象により生じた電子をフローティングゲ
ート１４に注入することにより行なわれる。フローティ
ングゲート１４に電子の注入が行なわれたメモリトラン
ジスタはしきい値電圧が高くなる。

読出動作は、制御電極１６に所定の電圧を印加し、この
電圧によってメモリトランジスタがＯＮするか否かによ
りフローティングゲート１４に蓄積されたデータの検出
を行なう。すなわち、フローティングゲート１４に電子
の注入が行なわれしきい値電圧が高く設定されたメモリ
トランジスタは制御電極に印加される所定電圧に対して
ＯＮ動作しない。一方フローティングゲートに電子の注
入が行なわれていないメモリトランジスタでは制御電極
に印加される所定電圧に対してメモリトランジスタがＯ
Ｎ動作する。このメモリトランジスタの動作／非動作を
それぞれメモリデータの“０”、“１＃の状態に対応さ
せる。このために、ＥＰＲＯＭでは短時間の書込電圧の
印加により大きなしきい値電圧Ｖｔｈの変化を得ること
ができるメモリトランジスタが書込特性の良い素子であ
る。

［発明が解決しようとする課題］ ところが、第８図に示したように従来のＥＰＲＯＭのメ
モリトランジスタでは第１ゲート酸化シリコン膜１３の
両端部および第２ゲート酸化シリコン膜１５の両端部に
は相対的に膜厚の厚いゲートバーズビーク２１ｂ、２１
ａが形成されている。

このゲートバーズビーク２１ａ、２１ｂの形成はＥＦＲ
ＯＭのメモリトランジスタへのメモリデータの書込動作
においてその書込特性を劣化させるという問題がある。

以下、この問題点について説明する。

（１）　　Ｅ　Ｆ　ＲＯＭのメモリトランジスタへの書
込動作時において、制御電極１６に印加される電圧ｖｇ
は、制御電極１６、フローティングゲート１４と第２ゲ
ート酸化シリコン膜１５とからなるキャパシタＣ３と、
フローティングゲート１４、ｐ型シリコン基板９と第１
ゲート酸化シリコン膜１３とからなるキャパシタＣ２と
により８二分割され各々電圧Ｖ７、Ｖ２とに配分される
。書込動作時に、書込みの効率を決定するのはキャパシ
タＣ２に配分された電圧■２である。すなわち、電圧Ｖ
２が高いほどソース領域１１、ドレイン領域１０間に発
生するアバランシェ現象による電子がフローティングゲ
ート１４に注入されやすいからである。このとき、Ｖ２
は次式の関係で与えられる。

夕Ｃ５を大きくする必要がある。ところが、キャパシタ
Ｃ１を構成する第２ゲート酸化シリコン膜１５は第８図
に示すように膜厚の厚いゲートバーズビーク２１ａが形
成されているため、酸化シリコン膜の膜厚の薄い領域が
減少しキャパシタＣ４が小さくなっている。このために
フローティングゲート１４への書込特性を決定する書込
電圧Ｖ２の値が減少しフローティングゲート１４に注入
される電子が減少する。

（２）　また、書込特性を決定するもう１つの要因とし
てシリコン基板中に形成される不純物拡散層とゲートバ
ーズビーク２１ｂとの位置関係がある。この関係を第１
０図に示しぞいる。ＥＰＲＯＭの書込時には、ドレイ領
域１０とｐ型シリコン基板９のチャネル領域に形成され
たチャネル２２との接触部近傍においてアバランシェ電
子２３が第１ゲート酸化シリコン膜１３の障壁を乗り越
えてフローティングゲート１４に注入される。

ところが、ドレイン領域１０とチャネル２２の接触領域
がゲートバーズビーク２１ｂの直下領域にかかると、こ
のゲートバーズビーク２１ｂの酸化膜厚が厚いため障壁
が高くなりアバランシェ電子２３がフローティングゲー
ト１４に注入するのを妨げる。このために書込特性が劣
化する。

このように、従来のＥＰＲＯＭのメモリトランジスタで
は第１ゲート酸化シリコン膜１３および第２ゲート酸化
シリコン８１５の両端部にゲートバーズビーク２１ｂ、
２１ａが形成され、このためにメモリトランジスタへの
メモリデータの書込特性が劣化するという問題があった
。しかも、このゲートバーズビークの影響は、半導体装
置の高集積化に伴い素子構造が微細化され特にゲート構
造も微細化されるに至った現在特にその問題が顕在化し
てきている。

したがって、本発明は上記のような問題点を解消するた
めになされたもので、多層ゲート電極構造を有するメモ
リ装置においてデータの書込特性を劣化することのない
ゲート電極構造を有する半導体装置およびその製造方法
を提供することを目的とする。

［課題を解決するための手段］ 本発明における半導体装置は、半導体基板表面上に第１
絶縁膜、第１ゲート電極、第２絶縁膜および第２ゲート
電極を順次積層して成形した多層ゲートｓ極構造を有し
ており、第１絶縁膜あるいは第２絶縁膜の少なくともい
ずれか一方は、そのゲート長方向の両側端部に位置する
領域の膜厚が他の領域に比べて相対的に厚くなっており
、この膜厚が厚い端部領域は、そのゲート長方向の幅が
各々０．　１μｍ以下に形成されていることを特徴とし
ている。

また、本発明における半導体装置の製造方法は半導体基
板の表面上に第１絶縁膜を形成する工程と、第１絶縁膜
上に第１導体層を形成する工程と第１導体層上に第２絶
縁膜を形成する工程と第２絶縁膜上に第２導体層を形成
する工程と第２導体層上にレジストを塗布しパターニン
グする工程とパターニングされたレジストをマスクとし
て第２導体層、第２絶縁膜および第１導体層を順次エツ
チングして成形する工程と、レジストをマスクとして第
１絶縁膜をエツチングして成形する工程とを備えており
、レジストをマスクとして第１絶縁膜をエツチングする
工程は異方性エツチングにより行なわれることを特徴と
する。

［作用］ 半導体基板上に第１絶縁膜を介してパターニングして形
成された第１ゲート電極、第２絶縁膜および第２ゲート
電極をマスクとして第１絶縁膜をエツチングする工程は
異方性エツチングを用いて行なわれる。異方性エツチン
グは第１絶縁膜の膜厚方向のみにエツチングが進行する
。したがって、第１絶縁膜の平面横方向へのエツチング
を抑制することができる。同様にこのエツチング工程に
よって同時にエツチング；されやすい第２絶縁膜に対し
てもその横方向へのエツチングを抑制することができる
。したがって、このエツチング工程において、第１絶縁
膜および第２絶縁膜が、これらを交互に積層する第１ゲ
ート電極および第２ゲート電極のパターン形成幅とほぼ
等しい幅で形成される。したがって後工程で第１絶縁膜
および第２絶縁膜のゲート長方向の両側端部に形成され
る膜厚の厚い酸化膜、いわゆるゲートバーズビークの領
域を減少することができる。

そして、第１ゲート電極と半導体基板との間の第１絶縁
膜に形成されるゲートバーズビークの減少は半導体基板
側から第１ゲート電極側へ注入されるアバランシェ電子
の注入を容易にする。さらに、第２ゲート電極と第１ゲ
ート電極との間に位置する第２絶縁膜に形成されるゲー
トバーズビークの減少はこれらの第１および第２ゲート
電極と第２絶縁膜とにより形成されるキャパシタの８二
を増加させ第１ゲート電極へのアバランシに電子の注入
に寄与する有効電圧を増加させる。

［実施例］ 以下、本発明の一実施例を図を用いて説明する。

第２Ａ図ないし第２Ｄ図は本発明の一実施例によるＥＦ
ＲＯＭの断面構造をその製造工程順に示した断面構造図
である。これらの図を用いてＥＦＲＯＭの構造について
説明する。

まず、第２Ａ図において、ｐ型シリコン基板９の表面上
に熱酸化法を用いて第１酸化シリコン膜２４を形成する
。さらにその上にＣＶＤ、（Ｃｈｅｍｉｃａｌ　　Ｖａ
ｐｏｕｒ　　Ｄｅｐｏｓｉｔｉ。

ｎ）を用いて第１ボリンリコン層１８を堆債する。

さらに、その表面を熱酸化法を用いて酸化処理し第２酸
化シリコン膜２５を形成する。そして、さらにその表面
上にＣＶＤ法を用いて第２ポリシリコン層１９を堆積す
る。その後、第２ポリシリコン層１９表面上にレジスト
２０を塗布しフォトリソグラフィ手法を用いて所定の形
状にパターニングする。

次に、第２Ｂ図に示すように、パターニングされたレジ
スト２０をマスクとして第２ポリシリコン層１つ、第２
酸化シリコン膜２５および第１ポリシリコン層１８をプ
ラズマエツチングを用いて自己整合的に成形する。この
工程によってパターン化された制御電極１６、第２ゲー
ト酸化シリコン膜１５およびフローティングゲート１４
が形成される。

さらに、第２Ｃ図に示すように、レジスト２０を除去し
た後フローティングゲート１４などをマスクとして第１
酸化シリコン膜２４をエツチングする。このエツチング
には異方性であるプラズマエツチングが用いられる。

ここで本発明の特徴となる第１酸化シリコン膜２４のエ
ツチング工程について説明する。従来はこのエツチング
工程は前述したようにゲートバーズビークの形成の問題
があるにもかかわらず等方性であるウェットエツチング
が使用されていた。

この理由は従来の異方性エツチング法であるプラズマエ
ツチングの特性に問題があったためである。

すなわち、その理由としては （１）　従来のプラズマエツチング装置は大規模なエツ
チング室内でバッチ処理を行なう方式てあった。したが
って多数のウェハの１枚ごとの酸化膜エツチングのエン
ドポイントを管理することが困難であった。このために
安定したエツチング処理を行なうようエツチング全に余
裕をみたオーバエッチを行なわなければならなかった。

（２）　プラズマエツチングではオーバエッチを行なっ
た場合シリコン基板表面がプラズマによってダメージを
受ける。

これらの理由により従来はウェットエツチング法が用い
られていた。ところが、最近枚葉型の酸化膜ドライエツ
チング装置が開発された。この装置は多数のウェハの１
枚ごとに正確なエツチングの終点検出を行なうことがで
きる。したがって、プラズマエツチングを使用する場合
においてもオーバエッチ量が低減されシリコン基板へ与
えるダメージを実質上問題ない程度まで低減することが
可能となった。また、従来のバッチ型プラズマエツチン
グ装置においても電極間距離やエツチング時のプラズマ
パワーあるいはエツチング室のガス圧力などのパラメー
タの調整により実用上問題ない程度までシリコン基板へ
のダメージを低減することが可能となった。

二のような異方性エツチングを用いて第１酸化シリコン
膜２４をエツチングすると図に示すように第１ゲート酸
化シリコン膜１３はフローティングゲート１４の成形幅
とほぼ同じ幅で成形される。

また、第１ゲート酸化シリコン膜１３と同材質を有する
第２ゲート酸化シリコン膜１５は異方性エツチングによ
ってその横方向へのエツチングが十分に抑制される。こ
のために第２ゲート酸化シリコン膜１５の成形幅も制御
電極１６あるいはフローティングゲート１４の成形幅と
ほぼ同程度に形成される。

その後、第２Ｄ図に示すように制御電極１６などをマス
クとしてｐ型シリコン基板９表面に砒素またはリンをイ
オン注入しドレイン領域１０およびソース領域１１を形
成する。そして、注入されたイオンを活性化するために
９００℃〜９５０℃程度の温度で熱処理を行なう。さら
に、熱酸化法によりｐ型シリコン基板９表面および制御
電極１６あるいはフローティングゲート１４の露出表面
上に酸化シリコン膜１７を形成して２層ゲート構造を有
するＥＦＲＯＭを形成する。このような工程において製
造されたＥＦＲＯＭの断面構造を第１図に示す。図に示
すように、第１ゲート酸化シリコン膜１３および第２ゲ
ート酸化シリコン膜１５の両側端部に酸化シリコン膜１
７の形成工程による熱酸化によって形成されるゲートバ
ーズビークは非常に微小な領域に抑制される。

第３図は上記の実施例に示された方法で形成されたＥＦ
ＲＯＭのデータ書込時の動作を模式的に示している。第
１ゲート酸化シリコン膜１３はドレイン領域１０とチャ
ネル２２との接触部近傍領域を覆う部分にゲートバーズ
ビークが形成されていない。したがってこの領域で生じ
るアバランシェ電子２３は第１ゲート酸化シリコン膜１
３の障壁を容易に乗り越えてフローティングゲート１４
に注入される。

このようにゲートバーズビークの形成を抑制することが
可能な異方性エツチング工程を用いて形成されたＥＰＲ
ＯＭでは第４図および第５図に示すようにメモリデータ
の書込特性が改善される。

第４図は第２ゲート酸化シリコン膜（層間絶縁膜）１５
の両側端部に形成されるゲートバーズビーク長とＥＰＲ
ＯＭのしきい値電圧Ｖｔｈ　との関係を示しており、第
５図は第１ゲート酸化シリコン膜１３に形成されるゲー
トバーズビーク長とＥＦＲＯＭのしきい値電圧Ｖｔｈ　
との関係を示している。

これらの図かられかるようにゲートバーズビーク長が短
くなるにつれてＥＰＲＯＭのしきい値電圧、々（高く設
定されることがわかる。特に、ゲートバーズビーク長が
０．１μｍ以上になるとしきい値電圧Ｖｔｈの低下が顕
著となっている。したがって、ゲートバーズビーク長０
．１μｍ以下に設定することによってＥＰＲＯＭのしき
い値電圧■ｔｈを高く設定できデータ書込特性を改善で
きることがわかる。

なお、上記実施例においては、本発明ｋ　Ｅ　Ｐ　ＲＯ
Ｍに適用した場合について述べたが、これに限定される
ことなく多層のゲート電極構造を有するものたとえば浮
遊電極型のＥＥＰＲＯＭなどにも適用することができる
。また、たとえばスタックドキャパンクなどのように層
間絶縁膜とこれを積層する導体層によって形成されるキ
ャパシタを用いる半導体素子などにも適用することがで
きる。

さらに、上記実施例においては、導体層にポリシリコン
を用い、絶縁層には酸化シリコン膜を用いた場合につい
て説明したが他の材料を用いた場合も同様な効果を得る
ことができる。

［発明の効果］ 本発明においては、半導体基板表面上に第１絶縁膜、第
１ゲート電極、第２絶縁膜および第２ゲート電極を積層
して形成された多層ゲート電極構造を有する半導体装置
において第１絶縁膜および第２絶縁膜の両側端部に形成
されるゲートバーズビークの領域を微小な領域に抑制し
たので多層ゲート電極間で行なわれる電子の移動などを
阻害するゲートバーズビークの作用を防止することによ
り半導体記憶装置などの書込特性を向上することができ
る。

【図面の簡単な説明】

第１図は、本発明の一実施例によるＥＰＲＯＭのメモリ
トランジスタの断面構造図である。第２Ａ図、第２Ｂ図
、第２Ｃ図および第２Ｄ図は、第１図に示したＥ　Ｆ　
ＲＯＭのメモリトランジスタの製造工程を順に示した断
面構造図である。第３図は、本発明によるＥＰＲＯＭの
書込時のアバランシェ電子の注入の様子を示す断面模式
図である。 第４図は、層間絶縁膜のゲートバーズビーク長とＥＦＲ
ＯＭのしきい値電圧の関係を示す相関図である。第５図
は、第１ゲート酸化シリコン膜のゲートバーズビーク長
とＥＰＲＯＭのしきい値電圧の関係を示す相関図である
。 第６図は一般的なＥ　Ｐ　ＲＯＭの構成を示す構成模式
図である。第７図は、第６図に示したＥＰＲＯＭのメモ
リセルマトリクスの回路購造を示す回路模式図である。 第８図は、従来のＥＲＰＯＭのメモリトランジスタの断
面構造図である。第９Ａ図、第９Ｂ図、第９Ｃ図、第９
Ｄ図は、従来のＥＰＲＯＭのメモリトランジスタの製造
方法をその工程順に示した断面構造図である。第１０図
は、従来のＥＰＲＯＭの書込時のアバランシェ電子の注
入の様子を模式的に示した模式図である。 図において、９はｐ型シリコン基板、１０はドイレン領
域、１１はソース領域、１３は第１ゲート酸化シリコン
膜、１４はフローティングゲート、１５は第２ゲート酸
化シリコン膜、１６は制御電極を示している。 なお、図中同一符号は同一または相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）半導体基板表面上に第１絶縁膜、第１ゲート電極
   、第２絶縁膜および第２ゲート電極を順次積層して成形
   された多層ゲート電極構造を有する半導体装置において
   、 前記第１絶縁膜あるいは前記第２絶縁膜のうち少なくと
   もいずれか一方は、そのゲート長方向の両側端部に位置
   する領域の膜厚が他の領域に比べて相対的に厚くなって
   おり、 前記膜厚が厚い端部領域は、そのゲート長方向の幅が各
   々０．１μｍ以下であることを特徴とする、半導体装置
   。
2. （２）半導体基板の表面上に第１絶縁膜を形成する工程
   と、 前記第１絶縁膜上に第１導体層を形成する工程と、 前記第１導体層上に第２絶縁膜を形成する工程と、 前記第２絶縁膜上に第２導体層を形成する工程と、 前記第２導体層上にレジストを塗布しパターニングする
   工程と、 前記パターニングされたレジストをマスクとして前記第
   ２導体層、前記第２絶縁膜および前記第１導体層を順次
   エッチングして成形する工程と、前記レジストをマスク
   として前記第１絶縁膜をエッチングして成形する工程と
   を備え、 前記半導体基板上に絶縁膜により絶縁分離された複数の
   ゲート電極を積層した多層ゲート電極構造を有する半導
   体装置の製造方法において、前記レジストをマスクとし
   て前記第１絶縁膜をエッチングする工程は異方性エッチ
   ングにより行なわれることを特徴とする、半導体装置の
   製造方法。