JP2694618B2 - フラッシュｅｅｐｒｏｍセルアレイとそのアレイの形成方法 - Google Patents

フラッシュｅｅｐｒｏｍセルアレイとそのアレイの形成方法

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JP2694618B2 JP14605089A JP14605089A JP2694618B2 JP 2694618 B2 JP2694618 B2 JP 2694618B2 JP 14605089 A JP14605089 A JP 14605089A JP 14605089 A JP14605089 A JP 14605089A JP 2694618 B2 JP2694618 B2 JP 2694618B2
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Description

【発明の詳細な説明】 （産業上の利用分野） この発明は一般的には電気的にプログラム可能なリー
ドオンリーメモリ（Eprom）半導体と、電気的に消去可
能でプログラム可能なリードオンリーメモリ（EEpro
m）、さらに詳しく言えばそのようなメモリの構造とそ
られを製造する工程に関する。
（発明の背景） 電気的にプログラム可能なリードオンリーメモリ（Ep
rom）は、フィールドフェクトトランジスタ構造で、半
導体基板領域のチャンネルから絶縁されてソースとドレ
イン領域間に設けられているフローティング導通ゲート
（無接続）を用いている。コントロールゲートはフロー
ティングゲートの上に設けられており、それから絶縁さ
れている。
そのトランジスタのしきい値電圧特性はそのフローテ
ィングゲート上に引き留められる電荷の量によってコン
トロールされる。すなわち、そのソースとドレイン領域
間の導通を許容するために、トランジスタがターンオン
される前にそのコントロールゲートに加えられなくては
ならない電圧、すなわちその電圧がしきい値電圧であ
る。
トランジスタは、その基板のチャンネル領域の薄い誘
電体のゲートを通してフローティングゲートに電子を加
速することによって、２つの状態のうちの１つをプログ
ラムすることができる。
メモリセルのトランジスタの状態は、そのトランジス
タのソースとドレインとコントロールゲートに動作電圧
を与えることによって読むことができ、それから制御ゲ
ート電圧が選択された時にソースとドレイン間を流れる
電流を検出することによりその装置がオンにプログラム
されているか、またはオフにプログラムされているかを
知ることができる。
Epromセルの二次元アレイの中の特定の１つのセルを
読み出しのためにアドレスするためには、そのセルがア
ドレスさせるべきセルが含まれているコラムのソースと
ドレイン線間にソースとドレイン電圧を与えること、お
よびアドレスされるべきセルが含まれている行のコント
ロールゲートにコントロール電圧を与えることによりな
される。
そのようなメモリセルの例として三重ポリシリコン、
チャンネル分割形電気的消去可能でかつプログラム可能
なリードオンリーメモリ（Eprom）がある。フローティ
ングゲートとコントロールゲートがチャンネルの近接部
分上に延びているので、これはスピリットチャンネル装
置と言われている。これにより、トランジスタ構造は直
列の２つのトランジスタとして働き、その１つはフロー
ティングゲート上の電荷レベルに応答する変化しきい値
を持ち、他の１つはそのフローティングゲートの電荷に
は影響されないで、むしろ通常のフィールドイフェクト
トランジスタと同様にそのコントロールゲートに印加さ
れる電圧に応答して働く。
そのようなメモリセルは三重ポリシリコンセルといわ
れている。なぜならそれは、ポリシリコン材料の三重の
導電層をもっているからである。フローティングとコン
トロールゲートに加えるにさらに消去ゲートが含まれて
いる。消去ゲートは各メモリセルトランジスタのフロー
ティングゲート表面に近接して通過しているが、それら
からは薄いトンネル誘電体（トンネル効果を持つ）によ
って絶縁されている。
セルのフローティングゲートから電荷が消去ゲートに
すべてのトランジスタに適当な電圧が印加されたときに
除去される。セルの全体のアレイまたは特別のセルのグ
ループが同時に消去（すなわちフラッシュによって）さ
れるときに、そのようなEpromのセルをフラッシュEprom
アレイという。
本発明の第１の目的は、セルを小形にして、かつ、チ
ップ状の集積密度を増大させることができるEpromとEEp
romセルのアレイ構造とその製造方法を提供することに
ある。
本発明のさらに他の目的は、その構造が製造に適して
おり、信頼性があり、計測可能であり、再現性があり、
高い収率で製造可能である構造を提供することにある。
本発明のさらに他の目的は、磁気ディスク記憶装置に
置き換えることができる固体メモリとして使用すること
ができるEEpromの半導体チップを提供することにある。
（発明の要約） これら、およびさらに付加的な目的は、本発明の種々
の局面から、またはそれらを組み合わせることにより達
成されるものであり、主たる本発明の側面を以下に記述
する。
本発明の１つの側面によれば、Epromまたはフラッシ
ュEEprom装置の分割チャンネルのフローティングゲート
の一方の端はドレイン拡散領域の端に自己整合、または
自己整合されそして重ね合わされており、第２のフロー
ティングゲートの端はソース拡散領域の端に自己整合さ
れているが、そこから離れている。
ソースに対面する第２のフローティングゲートの第２
の端に沿って形成される側壁のスペーサは２つの端面間
の間隔の程度を定義するのに用いられている。
フローティングゲートの端に対するソースとドレイン
の自己整合は最も重要な３つの装置定数を正確に制御す
ることができるチャンネル分割形のEprom装置が得られ
るものであり、チャンネルセグメントの長さL1とL2はフ
ローティングゲートとコントロールゲートによってそれ
ぞれ制御され、また、フローティングゲートとドレイン
の拡散ゲート間の重なり合いの程度によってもしかりで
ある。
すべての３つのパラメータはマスクの不一致に対して
あまり敏感ではなく、小さくスケールダウンされて作ら
れた装置においても、再現可能である。
本発明の他の局面によれば、ドレインディフージョン
領域に近接するチャンネルの濃くドープされた領域は新
規なしかもよく制御できる技術によって形成される。
このチャンネル領域の長さLpとドーピングの密度はプ
ログラミングと読み出しのための主要なパラメータにな
るものであり、これにより、フローティングゲートとソ
ースまたはドレイン領域の不一致に対して比較的敏感で
ないチャンネル構造の形成を許容するものである。
１つのEprom装置をフラッシュEprom装置に転換するた
めに分離された消去ゲートが設けられる。
本発明のさらに他の側面によれば、フローティングゲ
ートと消去ゲート間の重ね合わせ領域はマスクの位置合
わせずれに対して敏感でなく、それ故に大変に小さく作
ることができる。
本発明の特定の形態によれば、消去ゲートは近接する
メモリセルの中で隣接するセル間の分離の電気的な非常
に小さな分離帯として働くフィールドプレートとして利
用されることができる。
本発明のさらに他の側面によれば、大変に薄いフロー
ティングゲートのエッジを仕上げることを用いることに
よって、その電子注入手段としての効果を増大させるよ
うにする消去メカニズムが提供される。
これらの種々の特徴を結合することによって、新しい
チャンネル分割のEpromやチャンネル分割形のフラッシ
ュEEprom装置を作り出すことができ、それらは非常に製
造が容易であり、スケールダウンすることができるし、
より大きな蓄積密度をもち、さらに信頼性も高いのであ
る。すなわち、それらは従来存在しているEpromとかフ
ラッシュEEpromに比べてそうなのである。
本発明のいろいろな局面を利用したメモリは特にコン
ピュータシステムにおいて、現存している磁気貯蔵媒体
（ハードディスクとかフロッピイディスク）を置き換え
るのに非常に有用である。
なぜならば、そこに貯蔵されるであろう情報の密度が
大変に高いからである。
さらに、他の付加的な目的とか、この発明の利点は好
適な実施例の記述により理解されるべきであり、その好
適な実施例は添付された図面を参照して説明される。
（先行技術の説明） 三重ポリシリコン装置は、ジェイ．クペック（J.Kupe
c）等により1980年のアイイーディーエムテクニカル
ダイジェスト（IEDM Technical Digest）の602頁に「１
ビットあたり１つのトランジスタを用いた３レベルのポ
リシリコンEEprom」と題した論文に記述されていた。
クペックの装置に対する改良は、エフ．マスオカ（F.
Masuoka）とエイチ．イイズカ（H.Iizuka）が1985年７
月23日に発行された米国特許第4,531,203号に提案され
た。
同じセルに対しての変形は、1985年の12月24日に発行
された米国特許第4,561,004号にシー．ケー．クオ（C.
K.Kuo）とエス．シー．ツアール（S.C.Tsaur）によって
記述さてれおり、また、エフ．マスオカ（F.Masuoka）
等によりアイイーイーイー（IEEE）の国際半導体回路会
議、1985年２月の168頁「三重ポリシリコン技術を用い
た256KのフラッシュEEprom」と題する論文にも示されて
いる。
クペックの装置の断面図は第１図に示されている。
トランジスタ200bは積み重ねられたフローティングゲ
ート204bと制御ゲート209bをもっており、制御ゲート20
9bはソース201bとドレイン202bがフローティングゲート
の端に自己整合されて設けられている。
ゲートの誘電体212は比較的厚いので、フローティン
グゲートからソースまたはドレインへのトンネル消去を
許容しない。消去板230bがコントロールゲートの上にあ
り、コントロールゲートフローティングゲートの両側壁
を覆っている。消去はフローティングゲート204bと消去
プレート230b間の比較的薄い酸化物層231bを通過するト
ンネル現象により行われる。
クペックは過消去の条件を克服する企として消去プレ
ートを高い電圧の消去の間中にドレイン202bと第１図に
示されていない高いインピーダンスの抵抗Ｒを介して消
去電圧VERASEに接続することにより行った。
そのセルが空乏層状態に消去されるとドレインからソ
ースへのトランジスタの導通電流は低下し、消去電圧の
殆どは抵抗端子間に現れ、消去板230bの電圧をトンネル
電圧以下に減少させる。
このやり方は大きなアレイで部分的な消去を行う場合
には非常に困難である。
なぜならば、異なった時に異なってトランジスタが導
通を開始するからである。
第２図はマスオカ等の先行技術の素子の平面図を示し
ている。
トランジスタ300はチャンネル分離形のEpromトランジ
スタから成り立っており、そのEpromトランジスタはソ
ース301,ドレイン302,チャンネルの断面L1（312）に沿
うチャンネル導通を制御するフローティングゲート304,
前記フローティングゲートに容量的に結合しており、ま
た，エンハンスメントのしきい値電圧をもつ値Ｌ（32
0）の直列部分に沿う導通を制御するコントロールゲー
ト300をもっている。
このトランジスタのチャンネル幅（Ｗ）は、これはソ
ースとドレイン拡散領域のエッジと同じようにイソプレ
ーナ酸化により形成される薄い酸化膜の端305によって
規定される。
25から40ナノメータの厚さをもっている酸化膜層332
は、フローティングゲートと基板の分離のために用いら
れている。
マスオカはフローティングゲートの端に沿う消去ゲー
ト330を追加した。この消去ゲートはフローティングゲ
ートと消去ゲートが重なっているトンネル誘電体の領域
におけるフローティグゲート304を電気的に消去するた
めに用いられる。トンネル誘電体331は、30から60ナノ
メータの間の厚さをもっている。
マスオカは消去期間に以下の電圧を用いることを規定
している。
Vs＝0V,VD＝0V,VCG＝0V,VBB＝0V,VERASE＝20Vから30V マスオカの素子の重なり合う領域331は、この重なり
合いを規定する２つのマスク間の合わせ誤差に対して鋭
敏である。
重なり合う領域は非常に小さいから、僅かな合わせ誤
差であっても、トンネル消去のために用いられるこの領
域の変化に大きな変化を与えることになる。
この変化は、ウエーハごとに大変な誤差となって現れ
る。
Epromのプログラムの挙動を理想化するために２つの
明確に別れたチャンネル領域をもつEpromの他の先行技
術は、エス・タナカ（S.Tanaka）等により1984年のアイ
エスエスシーシー（ISSCC）の技術ペイパーのダイジェ
ストの第148頁に「チップ上にテスト回路をもつ256Kの
プログラム可能なシーモスのEprom」（A Programmable2
56K CMOS Eprom with On Chip Test Circuits）と題す
る記事に示されている。
この装置の断面図が第３図に示されている。これはタ
ナカの論文の第３図に対応するものである。トランジス
タ400eは積み重ねゲートのEpromトランジスタであり
（分離チャンネル形ではない）、フローティングゲート
404eとコントロールゲート409eの両エッジに自己整合さ
れたソース401eとドレイン402eをもっている。チャンネ
ル領域はＰ基板463eよりも多くドープされているが、し
かしその領域460eよりもより多くＰ形にドープされた第
２のｐ＋領域477eが設けられている。
この447eの領域はドレイン側の表面からのみのポロン
の下または横方向への拡散により形成され、ドレイン側
のフローティングゲートに自己整合するようにフローテ
ィングゲートの製造以後に形成される。
Ｎ＋のドレイン接合領域からの砒素の横方向拡散に先
立つボロンの横方向の拡散の程度がドレインに隣接する
チャンネル領域Lp（478e）を規定する。
これはDMOSタイプ構造であり、タナカによってはDSA
（拡散自己整合）と呼ばれている。
ｐ＋領域478eの存在は、高電圧によるプログラム過程
におけるドレイン空乏層領域の幅をかなり減少させる。
短い空乏層の幅は空乏層領域に入るチャンネル電子に
対してより多くのエネルギーを加えることになる。その
ことは、ホットエレクトロンの注入によるプログラム効
率にかなりの向上させる結果として現れる。
トランジスタ400eの製造は、困難であることは証明さ
れた。なぜならば、それは二重の拡散工程によって長さ
Lpと表面チャンネルのｐ＋濃度を制御することが困難で
あるからである。
加えるに拡散より、0.3ミクロンより大きなLpの値を
得ることが困難である。なぜならば、この構造の規格の
スケールでは、かなり低い温度拡散サイクルの資料が要
求されるからである。
さらに、このDSAEprom装置はプログラムされていない
領域（導通領域）において過度な高いしきい値電圧を要
求すると同時に、高いドレイン接合容量を要求するとい
う困難がある。
これらの２つの影響により実質的に読みのアクセス時
間が増大させられる。
（実施例の詳細な説明） I.a.自己整合形のドレイン拡散と自己整合形の離れたソ
ース拡散をもつ分離チャンネルのEpromトランジスタ 第4a図は、本発明の第１の実施例に従うところの分離
チャンネル形のEpromトランジスタの断面図である。
トランジスタ500aはｐ形のシリコン基板563（これは
ｐ＋＋にドープされたシリコンサブストレイトの表面に
エピタキシャル成長法でｐタイプのものに置き換えるこ
とができる）,N＋のソース拡散領域501a,N＋のドレイン
拡散領域502a,周りの基板よりも多くドープされたチャ
ンネル領域560a,チャンネル512aのL1の部分に存在する
フローティングゲート504a,チャンネル520aのL2の残さ
れた部分でありフローティングゲートの部分であるとこ
ろに存在するコントロールゲート509からできている。
フローティングゲート504aはシリコン基板の表面から誘
電体フィルム564aによって誘電体的に分離されている。
その誘電体は熱的に生長させられたシリコン酸化物であ
る。
コントロールゲート509はフローティングゲート504a
に誘電体フィルム567を介して容量的に結合させられて
いる。そして、この誘電体フィルムの熱的に成長させら
れたコントロールゲート509はチャンネル部分L2,ソース
ドレイン領域のシリコン表面から誘電体フィルム565aに
よって絶縁されている。その誘電体フィルムは誘電体56
7aと同じ材料で作られている。
ｐタイプの基板563の比抵抗は典型的には５から50オ
ームセンチメータであり、ｐ＋のチャンネルドーピング
された560aの部分の濃度は典型的な１×1016cm-3から２
×1017cm-3である。誘電体フィルム564aは典型的には20
から40ナノメータの厚さで、誘電体フィルム567aは20か
ら50ナノメータの厚さをもっている。フローティングゲ
ート504aは通常Ｎ＋にドープされたポリシリコンのフィ
ルムであり、その厚さは25ナノメータ程度である（この
厚さについては第４節で議論される）のであるが、25ナ
ノメータをとるよりも低いか、または400ナノメータ程
度の高さである。
コントロールゲート509は、ポリシリコンフィルムの
Ｎ＋に濃くドープされたものか、または低い抵抗の内部
接続材料であり、例えば珪化物または変化され難い金属
である。
重要なことは、珪素または燐のイオン打ち込みにより
形成されたＮ＋ドレイン拡散領域502aの端部523aはフロ
ーティングゲート504aの端部522aに自己整合されたもの
であり、一方、同じようなイオン打ち込みのステップに
よって形成されるＮ＋ソースのディフージョン領域501a
の端部521aは離れてはいるが、同じフローティングゲー
ト504aの端部に自己整合させられており、それは、第４
図には示されてはいないが、イオン打ち込み終了後でコ
ントロールゲート509の形成の前に離される横壁スペー
サを用いて形成されるのである。
拡散領域501a,502aを形成するために用いられるイン
プラント濃度は典型的には１×1015cm-2から１×1016cm
-2のものである。
チャンネル部分1LとL2を形成するための基本となる大
事なステップは第4b図から第4f図に図解されている。
第4b図の構造において、フローティグゲート504aと50
4bは薄いゲート酸化物564aの上に形成されたＮ＋にドー
プされたポリシリコンの層により形成されており、この
ホトレジスト層590をマスクとして用いた反応性イオン
異方エッチングによって形成される。
第4c図において、薄い保護フィルム566aが堆積により
または熱成長により形成され、続いて薄いスペーサ層57
0の堆積が行われる。
フィルム566aの主要目的は、その下に横たわる、例え
ば565aの層等をスペーサフィルムがエッチバックされる
ときにエッチされたり壊されたりすることを防ぐ目的で
使用されているのである。
スペーサフィルムは注意深く時間を制御して異方性反
応イオンエッチング段階によってエッチバックされる。
エッチバックの条件は意味のある切れ込みが生じない
ことであり、スペーサ材料と保護フィルム566aとの間の
エッチ速度の比が20対１ぐらいのものである。スペーサ
層570はドープされていないLPCVDのポリシリコンのコン
ホーマルフィルムであり、一方、保護フィルム566aは二
酸化シリコン，シリコン窒化物であってもよい。これと
は反対にスペーサ層570がLPCVDのシリコン酸化物のコン
ホーマルフィルムであり、一方、保護フィルム566aがLP
CVDのシリコン窒化物，またはLPCVDのポリシリコンであ
ってもよい。
保護フィルム566aの厚さはできるだけ薄い方が好まし
く、典型的には10から30ナノメータぐらいが好ましく、
続く珪素の打ち込みによりソースとドレインの拡散領域
を形成するための浸透を許容するためにである。
コンホーマルなスペーサ層の厚さは横壁のスペーサの
幅を決定し、そしてチャンネル部分L2の長さも決定され
る。典型的には400ナノメータのL2のために略600ナノメ
ータの厚さのスペーサ層が使用される。
第4d図において、スペーサ592a,593aと592b,593bがフ
ローティングゲート504aと504bの垂直な端面に沿って形
成される。それぞれは、時間を計られたイオンエッチ段
階の終了時にそれぞれ設けられる。
これらのスペーサは層570の厚さはフローティングゲ
ートの壁、垂直な壁に近接する部分においてその平面部
分より厚くなるという事実に基づいているのである。
かくして、注意深く時間を計った異方性のイオンエッ
チバック工程により570の平らな表面領域の部分のもの
はエッチで取られてしまうが、エッジに沿った部分につ
いては完全に除去されないで、その部分がスペーサを形
成するのである。
狭い側壁スペーサをMOSトランジスタのゲートの側面
に沿って形成する技術は当業界において公知であり、そ
してそれは軽く僅かにドープされたドレイン（LDD）をM
OSトランジスタの短いチャンネル製造工程において通常
用いられている（例えば、1948年のアイイーディーエム
（IEDM）の技術要約書の59頁にエス．メグロ（S.Megur
o）等による「ハイ−シーモスIII技術（Hi−CMOS III T
echnology）」と題されるものに示されている）。
この発明において、スペーサはかなり広くとることが
できる。そしてそれは、一方のエッジだけでも利用する
ことができ、そしてそれは僅かにドープされたソース領
域とかドレイン領域を規定するために用いられるもので
はなくて、一連のエンハンスメントトンランジスタのチ
ャンネル部分L2を規定するため用いられるのである。
次の工程はマスキングの工程である。
ホトレジスト591a,591b（第4d図）がスペーサ592a,59
2bを保護し、スペーサ593a,593bを露出するように使用
される。後者はエッチによって除去される。好ましく
は、湿式の化学エッチが用いられる（この化学エッチは
保護フィルム566aをエッチしないように選ばなければな
らない。）そして、ホトレジストが剥がされる。
第4e図において、誘電体フィルム566aと565aを介して
珪素の打ち込みがＮ＋のソース拡散領域501a,501bおよ
びＮ＋のドレイン拡散領域502a,502bを形成するために
用いられる。
ドレイン側において、これらの拡散はフローティング
ゲートの端部522aと522bに自己整合される。
ソース側では、拡散はフローティングゲート505a,505
bの端部に自己整合されるが、スペーサ592aと592bの幅
よりも離れ、横方向拡散は高温度プロセスに続いて行わ
れる。
次にスペーサ592aと592bと保護フィルム566aは除去さ
れる（第４図ｆ参照）。
好ましくは下部の層565aと504aを侵さないような式の
エッチングが用いられることが好ましい。
誘電体フィルム567aは熱酸化またはLPCVDによる堆積
によってフローティングゲートと基板の露出されている
表面上に形成される。
導電層が続いて堆積される。そして、制御ゲート509a
と509bが長い狭い筋のエッチングにより形成され、それ
は１つのアレイのメモリセルのワードラインの行を形成
する。
残る処理工程は標準的なものである。
構造の表面は薄い表面保護膜568によって覆われる。
そして、通常燐がドープされたガラスかボロン燐珪素ガ
ラス（BPSG）が用いられる。
この保護層の形成は高温のアニール工程に引き続いて
行われる。触媒バイアがエッチングによって構成される
（これは、第4f図に示されていない）。これはソースと
ドレイン拡散領域への電気的接触を許容するためのもの
である。
金属の相互接続条帯569a,569bは保護層568の表面に形
成されて示されていないバイア開口を介してソースとド
レイン拡散領域へのアクセスのために形成される。
トランジスタ500aの利点は以下のように要約すること
ができる。
ａ）チャンネル長さ領域であるL1とL2の部分はマークの
位置合わせずれに対しては影響を受けにくい。
したがって、これらを正確に制御することができる。
ｂ）トランジスタ500aは横壁のスペーサを幅を制御する
ことにより、L2を制御することができる。これにより、
マスク合わせにより形成されるL2の部分よりもより短い
チャンネルを制御しながら形成することができる。
これは、高い密度の分割チャンネルEpromとかフラッ
シュEEpromトランジスタにおいて重要な配慮といえる。
前記第１の帯条の一部を除去するステップは隣接する
第２の帯条間の空間を実質的に完全に伸びるマスク開口
を介して行うエッチングによりなされるものであるが、
これは公知のエッチング、例えばホトレジスト等を用い
るもので、第１の帯条の一部を第２の帯条間でエッチン
グにより除去するものである。
前記第１の帯条の一部を除去するステップは前記第１
の帯条を前記第２の隣接する帯条間の開口によってエッ
チングされるのであるが、その開口は前記間隔中の前記
第２の帯条に沿って公知の誘電体のスペーサを形成する
ことによって、フローティングゲートの第１の方向の両
端が第２の帯条の上下方向に現れるようにしたものであ
る。
I.b濃いドーピングしたチャンネルをドレイン接合の側
にもつ分離チャンネル形のEpromトランジスタ 第10c図が本発明の第２の実施例に従う自己整合形で
ない分離チャンネルEpromトランジスタの断面図であ
る。
第10a図と第10b図はこの製造するところの重要な工程
を図示している。
トランジスタ1400はｐ形のシリコン基板1463（これは
ｐ＋＋基板上にエピタキシャル層成長によって構成され
たｐ形のものであってもよい）から構成されている。
浅いＮ＋のソース拡散領域1401とＮ＋ドレイン拡散領
域1402がI.a.で説明した実施例とは対照的にフローティ
ングゲート1404を形成する前に形成されている。
ソースとドレイン拡散領域の間のチャンネル領域は２
つの部分の領域に分けられている。
フローティングゲートの下に直接横たわっている部分
L1（1412）とコントロールゲート1409の下に直接横たわ
っている部分L2である。従来技術に対する改良点はドレ
イン拡散領域1402に隣接して濃くドープされた狭い領域
1460をもつことに存する。
幅Lpの部分（1413）とフィールドフェクトトランジス
タのチャンネルが形成される表面の領域のドープ密度は
ｐ＋が十分に高いということを条件として、この装置の
プログラムと読み出し効率を制御するパラメータとな
る。
典型的にはｐ基板1463はｐ形の１×1016cm-3のドープ
密度をもち、一方、1460のｐ＋の領域は１×1017cm-3と
１×1018cm-3の間のドーピング密度をもつ。
長さLpと領域1460のドーピング密度はプログラム電圧
の条件下において、ドレイン接合における空乏領域の幅
がLpの幅よりも小さくする。この条件が満足する限りに
おいて、また、L1がLpよりも大きい限りにおいて現実の
L1の大きさはこの装置において二次的な重要性をもつこ
とになる。
パラメータLpがマスク合わせについてあまり影響を受
けないという限りにおいて、領域1460はドレインに自己
整合させることができる。
そこで、L1はあまり重要でなくなり、Lpが制御される
パラメータになるのである。
パラメータLpをよりよく制御できる分離チャンネル形
のEpromトランジスタ1400の新しい製造方法について説
明する。
トランジスタ1400のメモリアレイの製造のためのこの
新しい製造方法の主なステップは次のとおりである。
1.第10a図に示す構造において、薄い酸化層1475は典型
的には50ナノメータのシリコン酸化層であって、略100
ナノメータ厚さのシリコン窒化物の層1474によって覆わ
れている。そして、この層はシリコン酸化物の堆積によ
って形成された第２の層1473、その厚みは略100ナノメ
ータ、により覆われている。
酸化物1475と窒化物1474は、例えば、メモリアレイの
周縁領域の異方性分離領域を形成するときに使用される
同じフィルムを用いてもよい。
2.ホトレジストのマスクP.R.1（1470）が、ホトレジス
トの開口部の端1471と1472間に幅をもち、長い平行な条
の領域にソースとドレイン領域を規定するために用いら
れている。露出された酸化層1473は注意深く時間制御を
行われたエッチステップによる湿式エッチングがなされ
る。そのエッチステップはホトレジスト1470を実質的に
切り込む工程を含んでいる。
その切込みの限度、それは酸化物の端1476から1478の
間の距離をLxとして測定されるものである、はパラメー
タLpの大きさを決定するために用いられる。
典型的なLxは300ナノメータから700ナノメータの間に
選ばれる。再現可能なLxのための臨界的３つのパラメー
タはエッチ液（フッ化水素酸）の濃度と温度とエッチさ
れるべき酸化物1473の密度（例えば、多孔性でないこ
と）である。
これらが十分によく制御されることにより、よく時間
が計られたアンダーカットエッチングによりLxの幅がよ
く制御され、そして、それはホトレジストの開口部に沿
う端部1471と1472に平行に走る。事実、500ナノメータ
以下のLxの値のためにはホトレジスト層の長い狭い線の
幅をコントロールするよりは横方向エッチングをコント
ロールすることによってより再現性の高いLxを得ること
ができる。
同じような横方向エッチングを利用する例は（これは
大変に狭いガードリングを形成するために用いられるも
ので、同じ目的ではないのであるが）1979年のアイイー
ディエム（IEDM）の技術ダイジェストの49頁に表れるエ
ス．キム（S.Kim）によって発表されたタイトルが「VLS
I利用のための自己整合形のガードリングをもつ大変に
小さいショットキーバリアダイオード」に示されてい
る。
3.横方向エッチング工程の完了時に第２の異方性エッチ
ングが行われる。その異方性エッチングは、同じホトレ
ジストマスクP.R.1を用いて露出されたシリコン窒化物
のフィルム1474の長い条を除去するものである。
P.R.1（1470）の端部1471,1472は窒化物層のエッチさ
れた条における各々の端1480,1481を形成するために用
いられる。
4.おおよそ５×1015cm-2のイオン濃度をもつ砒素のイオ
ン打ち込みが酸化フィルム1475を透過するに十分なエネ
ルギーをもって行われ、Ｎ＋にドープされた領域（140
2,1401）の長い帯条の表面をドープする。
ホトレジストのマスクP.R.1はこの工程におけるマス
クとして使用されるが、窒化物1474も同様にインプラン
トマスクとして利用される。P.R.1はこの工程の後では
ぎ取られる。
5.打ち込みの障害のアニールと表面の酸化処理工程が引
続き行われ、200から300ナノメータの二酸化シリコン層
1462がソースとドレインの拡散条の上に形成される。
この酸化における温度は領域1402,1401におけるＮ＋
ドーパントの横方向の拡散を最小にするために、1000℃
以下であるべきである。必要ならば、酸化フィルム1462
をソースとドレイン領域だけでなく、フィールドを分離
する領域にも成長させるために、さらに他のマスクステ
ップで窒化層1474を除去することが可能である。
6.第10b図において、第２のホトレジストマスクP.R.2
（1482）が続くインプラントの工程において、基板のソ
ース側（1401）を保護するために用いられる。
ボロンの打ち込みは、窒化物と1474と酸化物層1475を
通過するのに十分な比較的高いエネルギーで行われる
が、表面の酸化物層1473と窒化物1474と酸化物1475を通
過する程は高くはない。
これに対して、窒化物層1474は表面の酸化物1473の端
部1478を用いて端1482に沿って最初にエッチングされ
る。
ボロンの打ち込みの量は１×1013cm-2から１×1014cm
-2の領域にある。
濃くドープされたｐ＋のドーピング領域の表面領域は
大変に狭くて長い条として、その幅は表面の酸化物1478
とＮ＋拡散領域1402の端の間に延びており、ドレイン酢
酸領域の条の長さだけ走っている。
厚い酸化物層1462がボロン打ち込み時にボロンがドレ
イン拡散条に入ることを防止していることに注意された
い。
これにより、ドレイン接合の容量を非常に減少させる
ことができ、このことは、高速読み出しのために好まし
いことである。
ｐ＋領域1460がこのプロセス中にドレイン領域1402に
自動的に自己整合されることにも留意されたい。
7.表面の酸化物1473,窒化物1474と薄い酸化物1475はエ
ッチングによって除去される。このエッチングにより、
ソースとドレイン拡散領域を保護していた酸化物層1462
の厚さをも減少させる。
このフィルムの厚さをこのエッチング工程の終了段階
において略100ナノメータよりも薄くならないよう残す
ことが好ましい。
8.残りの工程は、第10c図の構造に関連して理解される
べきである。
チャンネル領域を含み、長いソースとドレインの拡散
条（典型的には15から40ナノメータの厚さの酸化物）で
あるゲート酸化物1462は、表面に成長させられる。
ポリシリコンの層（25から400ナノメータの厚さ）が
堆積させられる。そして、Ｎ＋にドープされ、フローテ
ィングゲート1404の連続的な細い条を形成するために、
マスクされ、エッチされる。
マスクは、ドレイン拡散領域の条1402に平行で、1460
のｐ＋領域に重なるように位置合わせされる。
9.第２の誘電体1466と1411がサブストレイトの表面とフ
ローティングゲートの条の上にそれぞれ成長または堆積
される。
この層は二酸化シリコンの層か、または二酸化シリコ
ンの薄いフィルムとシリコン窒化物の結合によるもので
あって、それらの厚さは20から50ナノメータの間であ
る。
10.第２のポリシリコン層が堆積され、Ｎ＋にドープさ
れる（または、低い抵抗を与えるためには、珪化化合
物）。
フローティングゲート条とソースドレイン条に直角に
走る長いコントロールゲートの条1409を形成するために
マスクされてエッチされる。
各コントロールゲートの帯はフローティングゲートの
帯に容量結合しており、各帯が互いに誘電体フィルム14
11を介して重なっている領域において、容量結合してい
る。
コントロールゲート1409は、フローティングゲート条
によってカバーされていないチャンネル部分L2における
チャンネルの導通を制御する。各コントロールゲートの
帯は誘電体の分離フィルム（熱的に成長させられた酸化
物）によってカバーされている。
11.コントロールゲートの帯をマスクとして利用するこ
とにより、誘電体1466,1411の露出されている領域と最
初のポリシリコンのフローティングゲートの帯がエッチ
ングで除去される。その結果の構造は、コントロールゲ
ートの長い帯または行である。各行はいくつかのフロー
ティングゲート1404上に横たわり、そこにおいては、各
々のフローティングゲートの外側の端が実質的にコント
ロールゲート上の幅を規定する端部に自己整合させられ
ている。
これらの端部は酸化され、または、誘電体の堆積によ
りカバーされることにより、各フローティングゲートを
完全に絶縁する。
隣接するセルの行間のフィールド領域またはソースと
ドレイン領域の間の隣接する帯はアクティブ装置領域に
自己整合させられて、アイソプレーナ酸化による分離領
域のようなスペースを必要としない。（もちろん、厚い
アイソプレーナ酸化分離層により規定されるか、また
は、酸化物1462上のフィールド分離にたよるか、その酸
化物というのはフィールド領域に成長させられたもので
あり、前述の工程の選択的な記述を参照されたい。これ
により規定されるソースとドレインとチャンネル領域を
もつトランジスタ1400を製造することも可能である。） この実施例によるEpormセルは、先行するEpromセルに
対して多くの利点をもっている。
ａ）コントロールゲート1409は、ソースとドレイン領域
の上の比較的厚い酸化物層1462の上を走っている。
そのような厚い酸化物層はこれらのソースとドレイン
の領域がフローティングゲートが形成される前ではな
く、後に形成されるいくつかの従来技術に示されている
セルにおいては形成不可能なものであった。
この改良により、酸化物のブレイクダウンから保護
し、コントロールゲートとドレイン間の寄生容量を減少
させている。
ｂ）パタメータLpの制御と領域1460における表面のｐ＋
ドーピング密度のコントロールは、前述したDSAの先行
技術であるタナカのセルよって提供されるものよりもは
るかに優れている。
ｃ）フローティングゲートとドーピング間の位置ずれに
対する装置の受ける影響感度は、過去のセルによって経
験されるものよりはるかに小さいものである。
ｄ）チャンネル領域のｐ＋の与えられた密度に対してド
レイン接合の容量はすべての先行する装置のそれよりも
小さい。なぜならば、ｐ＋領域1460は大変に狭く、ドレ
イン拡散領域のそばに閉じ込められて形成されているか
らである。
ｅ）ｐ＋領域1460の濃度をエンハンスメント直列チャン
ネル領域L2の導通しきい値電圧を不当に上昇させること
なく、非常に高いレベルにすることができる。（非常に
高いレベルにすることによって、プログラムの効率を増
大させることができる。） このことは、このセルをEpromの部分として使用した
フラッシュEEpromの具体例において、極めて実質的に有
効となる。
そのようなフラッシュEEpormにおいては、フローティ
ングゲート1404によってコントロールされる領域Lpのし
きい値電圧は割合と高いものであり（初期電圧Vtは＋5.
0Vぐらいの高さであって、これは供給電圧またはそれ以
上に相当するものである。）、これはセルを低いしきい
値電圧に消去することによって克服される。
Eprom装置において、初期電圧Vtはプログラムされて
いない状態において、読み出しの期間中には、コントロ
ールゲートの電圧よりも高くてはいけないのであり、こ
の要請はｐ＋ドーピングの密度をどのくらい高くできる
かという上限を規定している。
他の1460のｐ＋ドーピング密度の大きさを規定する限
界は、プログラミングのために必要な最低ドレイン電圧
によって確立される。
このドレイン接合のアバランシュブレイクダウン電圧
は、この最小プログラム電圧と少なくとも同じくらいの
大きさでなければならない。
II.アイソプレーナフィールド分離を用いた自己整合形
チャンネル分離フラッシュEEpromセル 第5a図は、本発明の具体例にしたがう２×２のメモリ
セルアレイ、つまり４個のフラッシュEEpromトランジス
タ600a,600b,600cと600dを含む装置の平面図を示してい
る。
第5b図は、第5a図の線AAに沿う断面図を示している。
線BBに沿う第２の断面図は第４図に示されているEpro
mトランジスタ500aを断面したことになっている。
第5a図に示されるトランジスタ600aは分離チャンネル
Epromトランジスタであって、それには消去ゲート530,5
35が付け加えられている。その消去ゲートはフローティ
ングゲート504aの端部,532a,562aに重ねられている。
トランジスタ600aはソース拡散領域501a,ドレイン拡
散領域502aとコントロールゲート509をもつ分離チャン
ネルのEpromトランジスタとしてプログラムされてい
る。
フローティングゲート504aとチャンネル部分L1とL2は
I.a.節で述べた分離チャンネル方式のEpromトランジス
タ500aまたはI.b.節で述べた分離チャンネルEpromトラ
ンジスタ1400と同じような方法にしたがって形成されて
いる。
しかしながら、他の分離チャンネルのEprom構造とし
て利用することができる。
トランジスタチャンネルの幅Ｗは厚いフィールド酸化
部の562の端部505,505aによって規定される。
トランジスタ600aはフローティングゲート504aから消
去ゲート530,535への電流のトンネリングによって消去
される。
消去ゲートが重ねて設けられているフローティングゲ
ートの表面と横壁に沿って設けられているトランジスタ
誘電体531a,561aの横切って流れるトンネル電流によっ
て消去される。
トンネル誘電体フィルム531aと561aはフローティング
ゲートを含み、Ｎ＋にドープされて繊維化された多結晶
シリコンの熱酸化により成長された二酸化シリコン層に
より形成される。このことは、当業界ではよく知られて
いる。（例として、エイチ．エイ．アール．ウェグナー
（H.A.R.Wegener）によってIEEEの国際電子装置会議198
4年の12月の第480頁に「テクスチャード−ポリクリスタ
ルシリコンのフローティングゲート記憶素子の耐用年月
モデル」という論文に示されている。適当に繊維化され
ドープされた多結晶シリコンを適当な酸化条件の下に生
成させたときにそのようなフィルムは単結晶シリコン
（そのようなトンネル誘電体フィルムはサマチサ アン
ド キネット（Samachisa and Kyenett）の装置に用い
られている）よりも数倍厚くてもそのようなトンネル電
子の誘電体を数倍に増大させることができる。
例えば、繊維化されたポリシリコンで、Ｎ＋にドープ
された40ナノメータの厚さに成長させられた誘電体トン
ネル酸化物は、理想的な電圧の印加された状況におい
て、Ｎ＋のドープの単結晶シリコンの10ナノメータの厚
さのトンネル誘電体の電流密度と略同じ電流密度が得ら
れている。
この高効率のトンネリングの発生する機構は、ポリシ
リコンの粒子境界における鋭いギザギザ、特にそのよう
な繊維構造が領域的にそのようなギザギザの密度を増大
させるということが、高いトンネル効率を与えるものと
信じられている。
よく行われている技術は、まず始めにポリシリコンの
表面を高い温度により酸化してギザギザを引き立てて、
それから酸化物を引き離してトンネル酸化物を低い温度
によって再成長させることである。
そのようなゴツゴツさせられた部分をもつ酸化物フィ
ルムは部分的に独立して４から５倍の印加された電界の
４倍から５倍の部分的な増幅をし、その結果として部分
的なトンネルインジェクタとなる。
より厚いトンネル誘電体フィルムの利点は、それらが
均一に成長させられ易く、かつ、欠点のない層が得られ
ることである。
さらに、厚いトンネル誘電体（40ナノメータ程度）で
トンネル中に発生する電界は薄いトンネル誘電体（10ナ
ノメータ程度）中で発生するものの25％程度であるが、
ただし、これは同じ電圧バイアス条件が与えられたとき
である。
このことは、消去サイクルにおいてより高い信頼性と
より強い耐性が得られることに帰結する。
これらの利用により、本発明のすべてのフラッシュEE
promの実施例は比較的厚いトンネル誘電体を介して多結
晶−多結晶状態に依存した消去を行うのである。
第5a図，第5b図の実施例において、フローティングゲ
ート504aは濃くＮ＋ドープされた厚さ25から400ナノメ
ータの間のポリシリコンの層上に形成される。
消去ゲート530,535は厚さが50から300ナノメータのＮ
＋にドープされたポリシリコンの第２の層上に層の中に
形成される。
そして、コントロールゲート509は、厚さが200から50
0ナノメータの間にある第３の導電層中に形成される。
この第３の導電体層は、Ｎ＋にドープされたポリシリ
コンか、または、チッ化珪素または金属メタルであり得
る。
消去ゲートは比較的薄い層に形成することができる。
なぜならば、比較的高いシート抵抗（例えば100オーム
／スクエア）は、トンネル消去の間中にはこのゲートの
中にはほとんど電流が流れないのであるから、耐えられ
るのである。
製造段階は、消去ゲート530と535をコントロール509
のために使用されるのと同じ導電層中に構成することに
よって、いくぶん簡略化することができる。
しかしながら、コントロールの端と消去ゲートの端ま
での間隔Ｚ（すなわち、セルサイズ）はコントロール消
去ゲートが２つの異なった導電層に互いに誘電体フィル
ム567aによって絶縁されて形成されているケースに比べ
てかなり大きくなる。
事実、第5a図の600aの３層の構造においては、コント
ロールゲート509を消去ゲート530と535の上に僅かに重
ねるようにすることさえも可能である（すなわち、スペ
ーシングＺは零またはマイナスになるのである）。
トランジスタ600aは、フィールドを分離するための酸
化物562（第5b図参照）をもち、その厚さは200から1000
ナノメータである。ゲート酸化物564aを保護するチャン
ネル部分L1（512a）は、熱的に成長された二酸化シリコ
ンであり、その厚さは15から40ナノメータである。
誘電体フィルム567a、それはコントロールゲート509
に強く容量的に結合させられており、フローティングゲ
ート504aが成長または堆積されている。それは二酸化珪
素または薄い二酸化珪素フィルムと酸化されたシリコン
窒化物の組合せによる厚さ20から50ナノメータのもので
ある。
この誘電体はゲート酸化物を保護するチャンネル部分
L2（520a）およびソースとドレイン拡散領域の上の絶縁
部565a（第4a図参照）として機能する。
消去誘電体531aと561aは熱的に成長させられた二酸化
シリコンまたはその他の積層された誘電体であって、そ
れはシリコン窒化物のように十分な消去導通特性をもっ
ている。その厚さは30から60ナノメータである。
重要な１つのことは、531aと561aの結合領域からなる
各々のセルの消去に寄与するこのトンネル誘電体領域が
エッジ532a,562a、つまりこれはフローティングゲート5
04aのエッジと消去ゲート530,535間のマスクの不一致の
影響を受けないということである。（各々の消去ゲー
ト、例えば、535は２つの隣接するセル、この場合にお
いては600aと600cによって分割されて所有される）。
そのような合わせのずれはフローティングゲートの一
端のトンネル誘電体の領域の減少に原因するものである
が、しかし、フローティングゲートの他端におけるトン
ネリングに利用される領域における同量の増加として表
れる。
この特徴によりセルの構造をトンネル誘電体の非常に
狭いトンネル誘電体の領域をもって実現することができ
る。
先行技術として示したマスオカとクオの３層のフラッ
シュEEpromセルと対比すると、それらはマスク合わせの
ずれに対して非常に敏感であり、その結果、それらにお
いてはトンネル消去においては理想的な領域、より以上
に大きい領域、を非常な極端な合わせずれの場合を想定
して取っておかなければならなくなるのである。
メモリセル600,600b,600cと600dを消去するために必
要な電圧の条件は次のとおりである。
VERASE（すべての消去ゲート530,535,536において）
は、15Vから25V,100ミリセコンドから10セコンドである
（パルスの持続時間はVERASEに強く依存して決まる）、
VCG＝0V,VBB＝0V,VDとVSは0Vに保たれるか、または高い
電圧では5Vから10Vの間の電圧を選ぶ。それは、消去期
間中において、領域563のようなところの誘電体フィル
ム565aが経験する電圧を少なくするためである。
そこでは、ゲート530はドレイン拡散領域502の上をま
たいでいる（第5a図参照）。
III.フィールドプレート分離を用いた自己整合形分離チ
ャンネルフラッシュEEprom素子 本発明の他の実施例にしたがう２×２のフラッシュEE
promセルは第6a図に平面図として、そしてAAとCCの断面
図として第6b図と第7c図にそれぞれ示されている。
BBの断面図は第4a図の分離チャンネルEpromトランジ
スタと実質的に同じである。
分離チャンネル形のフラッシュEEpromトランジスタ70
0aは３つの導電層（フローティングゲート704,消去ゲー
ト730,735とコントロールゲート709）を使う。
そしてそれは第２節でフラッシュEEpromトランジスタ
600a、つまり第5a図，第5b図に示されているものに関連
して説明した順序でそれらの層は形成されている。
トランジスタ700aの主たる特徴は消去ゲート730,735,
736がトンネル消去に使われるだけではなく、アクティ
ブトランジスタ領域の外に形成されたフィールドトラン
ジスタの分離のためのゲートのスイッチオフに使用され
ることである。
かくして、セル600a（第5b図）の厚いアイソプレーナ
分離酸化物562は不要となる。
アイソプレーナ分離酸化物562は、メモリセル700a,70
0b,700cと700dのアレイの中でより薄い酸化物762（第6
b,7c図）によって置き換えられており、フィールドプレ
ート730,735,736によって覆われており、それは消去期
間を除いて、常に0vに保たれている。
メモリセルのアレイの内側の厚いアイソプレーナ酸化
物を除去することは、多くの利点がある。（このアイソ
プレーナ酸化物は周辺の論理トランジスタとの間に分離
のために残されることもある。） 1.長い熱のアイソプレーナ酸化サイクルに起因する二酸
化シリコンの環境領域における表面のストレスはアレイ
の内部において消去されるその結果、ソースとドレイン
接合における漏れが少なくなり、ゲート酸化層の良い品
質が得られる。
2.与えられたセルの大きさの範囲内で異方性の酸化層を
除去することにより、有効なチャンネル幅W1が、フロー
ティングゲート704の下で、フローティングゲートの２
つの端732aから762aの上を延びるようにすることができ
る。比較すると、トランジスタ600a（第5b図参照）の有
効チャンネル幅Ｗはアイソプレーナ酸化の端505によっ
て決定されるものであるからして、実質的により小さく
なる。
この差異に起因して、セル700aにより高い読み出し信
号を得ることができ、より狭くすることができ、セルを
より小さくすることができる。
3.トンネル消去の効率のための容量結合は、フローティ
ングゲートとシリコン基板763の接合が最も大きい。ト
ランジスタ700aにおいて全体の底面の面積、フローティ
ングゲートの面積は、薄い誘電体764を通じて基板763に
密に結合している。
これと対照的に、トランジスタ600a（第5b図参照）の
フローティングゲート500aの多くの底面は、厚いフィー
ルド酸化物562aの横に横たわっているために、基板563
には強く容量結合させられていない。
4.コントロールゲート709のその端部744から774の間の
幅は、第6c図に示す直列エンハンスメント形のチャンネ
ル部分L2の幅W2を規定している。
このことは、異方性酸化物の端に重なるコントロール
ゲートの要請を除去するということに起因してすべての
セルの幅を小さくすることができる。セル700aを製造す
るにあたって、前もって注意すべき点は、ゲート704aの
エッジ732a,消去ゲート730の端部784,コントロールゲー
ト709の端部744を規定するマスク層のとの間の合わせず
れが分離チャンネルL1とL2に並列にコントロールゲート
709の下に狭い規制端のトランジスタが形成されるよう
な状況が許容されてはならないということである。
しかしながら、セル600aについてはその消去ゲート73
0,736とコントロールゲート709は２つの分離された導体
層に形成されているので、その２つの層はお互いに誘電
体絶縁フィルム767（第6b図参照）により分離されてい
るから、エッジ784とエッジ744間の空間的な分離Ｚの大
きさについては何らの要請もないのである。
事実、２つのエッジは互いに重なってもよいし、大き
すぎてもよいし、位置合わせずれが起こってもよい。す
なわち、Ｚは零または負であり得るのである。誘電体絶
縁体767はゲート誘電体766（第6c図参照）の一部を形成
し、チャンネル部分l2の上にある。
メモリアレイにおいてソース拡散領域701とドレイン
拡散領域702は長い帯条に形成されてもよい。もし、ト
ランジスタ500aがEpromトランジスタとして使用される
のであれば、ソース拡散領域の端部721は前述したよう
に横壁のスペーサ（図示されていない）に自己整合され
一方、ドレイン拡散端723はフローティングゲート704a
の端部722に自己整合させられる。フローティングゲー
ト704a,704c近傍に隣接する領域において、ソースとド
レインの拡散端（721x,723x,第6a図参照）は互いにもぐ
り込むことが防がれなければならない。
これは例えば、最初にポリシリコンの長い連続的な帯
の一部としてフローティングゲート704aと704cを形成
し、それから、長い連続的な横壁のスペーサをもつこの
帯を用いてイオン打ち込みにより長い拡散の帯701,702
を形成する。それからスペーサの帯を除去し、そして単
に、ポリシリコンの長い連続した帯を、分離されたフロ
ーティングゲート704a,704cを形成するために、長い連
続的なポリシリコンの帯をエッジ732a,762aに沿ってエ
ッチングする。
前述したフラッシュEEpromの実施例についても、この
実施例をEpromセル1400（第10c図参照）と関連して用い
ることができる。
IV.フローティングゲートの垂直の端に閉じ込められた
消去をもつ自己整合形のチャンネル分離形のフラッシュ
EEpromセル 本発明による自己整合形のチャンネル分離形のフラッ
シュEEpromのさらに他の実施例においては、第II節、第
III節において記述した実施例のセル600aと700aのそれ
ぞれよりも小さい領域をもつものである。
この第３の具体例において、フローティングゲートと
消去ゲート間のトンネル消去の領域は、各フローティン
グゲートの２つのエッジに沿う垂直な横壁の表面に実質
的に閉じ込められて形成されている。
この実施例のセル800aがセル700aとセル800a,800b,80
0cと800dの２×２アレイセルから、どのように異なるか
ということの最もよい理解のために、第7a図は平面図を
示しており、第7b図は第7a図の方向AAに沿った断面図で
あり、このAAに沿った断面図はセル700a,700cの第6b図
に対応するものである。
セル800aは、Ｎ＋に強くドープされたポリシリコン第
１の層の中にフローティングゲート804aをもっている。
このゲートはチャンネル部分L1（第7a図参照）のトラン
ジスタの導通を制御するものであり、それは、酸化絶縁
フィルム864のゲートを通して行われる。
コントロールゲート809は、第２の導通層中に形成さ
れている。そして、それは誘電体フィルム867によりフ
ローティングゲートから絶縁されている。そして、その
誘電体フィルム867は熱的に成長させられた酸化物であ
るか、または、薄い二酸化珪素とシリコン窒化フィルム
の結合であり得る。
コントロールゲート809の端874と844は、それぞれフ
ローティングゲート804のエッジ862a,832aに自己整合エ
ッチングする領域を規定するマスクとして使用される。
消去ゲート830,835は第３の導電層内に形成され、そ
して、それらはフローティングゲート804aの端832a,862
aに重ねられる。各消去ゲートは、例えば830は２つの隣
接するセル（800a,800cのような）によって分けもたれ
ている。
消去ゲートは、消去ゲート830,835,836の積層に先立
って、成長または積層される誘電体絶縁層897によって
コントロールゲート809から絶縁されている。
トンネル消去誘電体831a,861aはフローティングゲー
ト804aの垂直な端面832a,862aの表面に閉じ込められて
形成されている。
構造800における導電および絶縁層の厚さは700aにお
けるそれと略同様である。
しかしながら、消去ゲートはコントロールゲートより
前ではなく、後に作られるのであるから、製造工程はか
なり異なっている。
特に（第7a図，第7b図を参照されたい）、 1.フローティングゲート804a,804cはゲート酸化物864の
表面に長い連続的な狭い帯として形成されている。その
ような各帯の幅は、L1に、ドレイン拡散領域にフローテ
ィングゲートが重なる領域の程度を加えたものである。
2.誘電体層867が形成され、それから第２の導電層（ポ
リシリコンまたはシリコンをＮ＋にドープしたもの）が
積層される。
3.コントロールゲート809がフローティングゲートの帯
の方向と直角な方向に狭い帯として規定される。
この帯は、端部844,874に沿ってエッチされ、そして
比較的厚い誘電体層897によって絶縁される。
4.端部844,874（または、コントロールゲート帯809の両
端間に形成された絶縁スペーサ899の端）は、誘電体867
をエッチするのに使用される。それから、自己整合によ
りフローティングゲート帯の端832aと862aに垂直な端を
エッチする。その結果、これらの垂直な壁に沿って露出
されたポリシリコンの壁をもつ絶縁されたフローティン
グゲートが形成される。
5.トンネル誘電体フィルム831a,861aがこれらの露出さ
れた表面の熱酸化によって形成される。
6.第３番目の導電層が積層される。それから消去ゲート
830がコントロールゲートの帯に隣接して平行にその間
を走るように形成される。
これらの消去ゲートは、メモリアレイの隣接する領域
を電気的に絶縁するための領域絶縁プレートとして機能
する。
フラッシュEEpromトランジスタ800aは、この発明によ
る分離チャンネルEpromトランジスタ（トランジスタ500
aと1400a）の両側のいずれかに関連して形成される。
例えば、フラッシュEEpromトランジスタ800aの列は、
分離チャンネルEpromトランジスタ1400（第10c図に示
す）の製造工程にわずかの工程を付加することによって
形成される。
次のとおりである。
分離チャンネル形Epromトランジスタ1400を製造する
工程の１から10の工程は第I.b.節に関連して記述された
製造方法の１から10と同じである。
ステップ11,12,13は、第４節において、分離チャンネ
ルフラッシュEEpromトランジスタ800aの製造に関連して
述べられた製造工程4,5,6と同じである。
セル800は非常に小さいトンネル消去の領域をもつも
のとして形成され、そして、そのコントロールは極めて
容易である（それはマスクの大きさによって規定される
のではなく、むしろフローティングゲートを形成する堆
積層の厚さによって決められる）。
この理由により、このセルは、この発明の実施例にお
いてもっとも高くスケールされるものといえる。
V.埋め込まれた消去電極をもつ自己整合分離チャンネル
フラッシュEEpromセル 本発明の第４の実施例によるフラッシュEEpormセル90
0a,900b,900cと900dの２×２のアレイの平面図を第8a図
に示し、２つの線AAおよびDDに示す切断図を第8b図およ
び第8c図にそれぞれ示す。
第8a図の断面BBは第4a図の分離チャンネルEprom構造5
00aの構造と同じ断面となっている。
トランジスタ900aは、分離チャンネルフラッシュEEpr
omトランジスタであって、Eppromトランジスタ500aのよ
うに、自己整合により、またはEpromトランジスタ1400
のように自己整合でない方法によって形成されたチャン
ネル部分L1とL2をもっている。
消去ゲート930は狭い導電性の帯であって、フローテ
ィングゲート904aを下にしてコントロールゲート909aを
上にしてサンドイッチされた状態で形成されている。
消去ゲート930はフローティングゲートの端932a,962a
から離れて位置させられている。これらの端部はそのた
めトンネル消去の役割を果たさない。トンネル消去はフ
ローディングゲート904aに重なる消去ゲート930の領域
に閉じ込められたトンネル誘電体931によって行われ
る。
消去ゲート930は直列エンハンスメントチャンネル部
分L2に幅Weだけ重なっている。
読みまたはプログラミンの期間において、消去ゲート
930は0Vに保たれている。その結果、幅Weのチャンネル
部分は、読みまたはプログラム電流に何ら寄与しない。
チャンネル部分Ｌで導通に寄与する部分は、WpとWqの
部分であって、その部分はコントロールゲート909によ
って直接制御される。
チャンネル部分L1は、しかしながら、すべての３つの
幅We,WpとWqからの導通の寄与を見ることになる。
フローティングゲート904aの端932a,962aはそれぞれ
コントロールゲート909のエッジ944,947に自己整合でエ
ッチングされることができる。
これにより、コントロールゲートまたはフローティン
グゲート（第8b図）によって保護されていないフィール
ド領域にｐタイプのドーパントを打ち込みすることによ
りチャンネルストップ領域の分離998を形成することが
許容される。
セル900aの１つの特徴は、これらのセルの帯条を形成
する導電層の等方性エッチングにより、コントロールさ
れた切込みを利用することにより、消去ゲートの帯930,
936を非常に狭くすることができることである。
その結果、トンネル消去の非常な狭い領域として表
れ、それはマスク合わせのずれには敏感でない。加うる
に、チャンネル幅WpとWqはマスクの不整合に対して同様
に敏感ではない。
VI.新しい消去機構をもつ端が調整されたフラッシュEEp
rom 本発明の具体例であるフラッシュEEpromの実施例600
a,700a,800a,900aはポリシリコンのフローティングゲー
トの繊維化された表面に形成された比較的厚い誘電体酸
化物を通して行われるトンネル消去が利用されている。
他のものは小さいギザギザがあること、デコボコしてい
ること、略30ナノメータの直径の曲率をもっていること
が（この場合においては、フローティングゲートである
が）、インジェクタサーフェイスの電界を４ないし５倍
上昇させることを前提として、比較的厚いトンネル誘電
体フィルム（30から70ナノメータ）をとおして、効率の
よいトンネル導電が行われることを仮定している。した
がって、従前の技術においては、ポリシリコン表面の高
温酸化を用いてポリシリコンの表面がギザギザになるよ
うに成形する技術等が用いられていた。
しかしながら、そのような工程は再現可能であるが、
本来体験的なものであって、装置が割高となり、そし
て、そのこと自体はよりよく理解されてはいない。
本発明によって新しいアプローチが開示されるのであ
るが、それは非常に再現性がよく、電気的な電界による
トンネル消去を増強したものであるが、それらは従来の
ギザギザとかデコボコによる方法よりもより効果的であ
り、EEpromとかフラッシュEEprom装置により簡単に適用
できるものである。
このアプローチにおいて、フローティングゲートの層
は典型的には25から200ナノメータのように非常に薄い
層で積層される。
これはすべての従来技術のEprom,EEpromとかフラッシ
ュEEpromのフローティングゲートより薄いものであり、
従来のものは、少なくとも200ナノメータ程度の厚さの
ポリシリコンの層を用いていたのであり、通常は350か
ら450ナノメータであった。
従来技術において、ポリシリコンの厚さが200ナノメ
ータより厚く選ばれていた主たる理由は、低いシート抵
抗とポリ酸化物のよい品質は厚いポリシリコンによって
提供されるということに基づいている。
ある従来の装置においては、フローティングゲートは
打ち込み用のマスクとしても用いられるのであるから、
それは打ち込み用イオンの浸透を妨げるために十分な厚
さをもっていなければならなかった。
このようにして、チャンネル分離のEpromの具体例500
a（第4a図参照）において、スペーサの形成（第4b図か
ら第4f図参照）は、フローティングゲート504aが100ナ
ノメータまたはそれ以下の厚さである場合は、容易にで
きないことであった。
しかしながら、Epromトランジスタ1400（第10c図参
照）とフラッシュEEpromトランジスタ600a（第5a図参
照）,700a（第6a図参照）,800a（第7a図参照）と900a
（第8a図参照）は、クペックの先行技術のトランジスタ
200b（第１図参照）と同様に消去の効率において、有意
義な改善を達成するために、100ナノメータの厚さのフ
ローティングゲートを構成していた。
そのような薄いポリシリコンの層を形成しようとする
理由は、そのような薄い層のフローティングゲートのエ
ッジは酸化の過程を通じて調整することより、極端に鋭
いチップの端にできることであった。
このような尖った端部の曲率は極端に小さくすること
ができ、それはトンネル用の誘電体成長の厚さと同様に
ポリシリコンのフィルムの厚さによって規定されるもの
である。
したがって、これらの鋭い先端によるトンネル消去は
もはや表面の粗さに従属することなく、そのトンガリそ
れ自体によって規定されている。
この変形例の図解のために、フラッシュEEpromトラン
ジスタ800a（第7a図参照）を２つの異なった実施例とし
て考慮し、比較的に厚いフローティングゲート（トラン
ジスタ800aは第7b図と第12a図に示されている）と同じ
トランジスタを非常に薄いフローティングゲートをもつ
ものとして改良したものであり（第11b図にトランジス
タ800Mとして示してある）。第12a図の断面図において
（これは第7a図のAA方向の断面に相当する）フローティ
ングゲート804aは略300ナノメータの厚みである。その
垂直方向の端862aと832aは表面に小さなギザギザが設け
られていることが示されている。
これらのギザギザはトンネル消去の期間に電子を注入
するものとして作用する（トンネル誘電体層861a,831a
を横断する矢印として方向が示されている）。
注入された電流は消去ゲート835,830はにより集めら
れるのであるが、その消去ゲート835と830は862aと832a
の垂直方向のエッジに重ね合わされている。
これに対照して、改良されたトランジスタ800Mの断面
図は第11b図に示されており（これは第7a図のAA断面と
同じ断面である）、トランジスタが100ナノメータまた
はそれ以下の厚さのフローティングゲート804Mをもって
いることを示している。
誘電体層864と867は、トランジスタ800aのコントロー
ルゲート809と略同様である。
トランジスタ誘電体層861M,831Mを形成するためのフ
ローティングゲート804Mの薄い垂直端の酸化の過程にお
いて、薄いフローティングゲートの上および下面はその
露出された端において酸化される。この結果、非常に尖
ったチップ870lと870rが形成される。
このチップは非常に優れた効果的な電子注入部として
機能する（トンネル誘電体861M,831Mを横切る矢印とし
て示されている）。
注入された電子は、トランジスタ800aの消去ゲート83
5,830、それらは非常にこれらの鋭いチップに重ね合わ
されている消去ゲートによって集められる。
トランジスタ800Mの非常に薄いフローティングゲート
に固有に授けられた特性で、極めて効果的で高い再現性
をもつという特徴と離れて、トランジスタ800aを含むす
べての実施例における対応する容量よりも非常に少ない
容量よりもそのフローティングゲートとそのチップ間に
もつという付加的な利点をもつものである。
他の２つの特徴は特筆すべきである。
まず、第１に、ポリシリコン804Mとゲート誘電体864
を通じてＮ＋のドーパントの侵入を防止するためにこの
非常に薄いフローティングゲートはあまりドープされる
べきではない。
フローティングゲート804Mはけっして電流導体として
利用されるものではないから、そのシート抵抗は100か
ら10000オーム／スクェアが好適である。
第２に、コントロールゲート809Mと同様に基板860ま
たはソースまたはドレイン拡散領域（第11b図には示さ
れていない）からフローティングゲートの鋭いチップは
十分に離れるか、または絶縁されていなくてはならな
い。
鋭いチップのメカニズムは非常に高い機能をもってい
るから、希望しない部分的を消去してしまうということ
が、装置をプログラミングする（すなわちプログラムデ
ィスターバンスの距離条件）において存在する電圧条件
下において起こる。
このことは非常に薄いフローティングゲートを端部の
消去のために使用するいかなるフローティングゲートト
ランジスタの現実的な幾何学的配列の際に考慮されるべ
き重大な事項である。
しかしながら、薄いフローティングゲート層は比較的
鋭いチップ端を持つ端の酸化を達成するための直線的な
アプローチ、比較的厚いフローティングゲート層の中に
も鋭いチップ端を形成することが可能である。
例えば、第12c図において比較的厚い層がフローティ
ングゲート804を形成しており、それは引込み型のエッ
チングがなされている。酸化の後に鋭いチップ781が上
側の端に形成され、高い電界のトンネリング861を、ト
ンネル消去誘電体831の上に形成された消去ゲート832に
与える。
第12d図の装置において、消去ゲートはフローティン
グゲートの前に堆積される。消去外831はその底面に近
接して引込みキャビティを作り出すようにエッチングさ
れる。
トンネル消去の誘電体層831はそれから形成され、そ
れに引き続いてフローティングゲート804を形成する積
層が行われる。
フローティングゲート804は鋭いチップ870が形成され
るべき狭い引込み形の空洞を埋める。これにより、高い
電界トンネル861が形成される。
第12d図に示す装置は、消去ゲートの表面にギザギザ
をもつことになるのに対し、本発明において記述された
他の装置はフローティングゲートの表面にギザギザをも
つという点について注目されたい。
VII.フラッシュEEpromメモリアレイの構成 本発明によるフラッシュEEpromセルは、いろいろの異
なったアレイ構造において、高密度のメモリアレイとし
て集積化される。
第11a図は第１の構成に示しており、これはEpromアレ
イの業界において通常よく用いられるものである。
第11a図の３×２のアレイは２行３列のフラッシュEEp
romトランジスタを示している。
トランジスタT10,T11,T12、すなわち第１行のトラン
ジスタは共通のコントロールゲート（ワード線）と共通
のソースＳをもっている。各ローのトランジスタは、そ
れ自身のドレインＤをもっており、それは、列のビット
ラインに接続されていて、それらと同じ行の他のすべて
のトランジスタのドレインと共有されている。
すべてのトランジスタのフローティングゲートはすべ
のトランジスタのドレインに近接して設けられており、
それらのソースからは離れている。消去線はビットライ
ン方向に走っていることが示されている（ワード線の方
向に走らせることもできる）。各消去線はトランジスタ
のフローティングゲートの左側へ、そして消去線の右側
から結合されている（消去誘電体層を介して）。
異なった動作モードにおける電圧条件についてテーブ
ル１（第13a図）に示してある。
すなわち、選択されたセルだけではなく、選択されな
いセルについても同じ（ワードライン）を共有するも
の、または、同じ列（ビットライン）を共有するものに
ついて示されている。
アレイ中のすべてのセルのブロック消去の期間におい
て、すべての消去ラインはハイレベルにされる。
そのセクタの中の一対の消去ゲートのVERASEをハイに
保ち、他の消去ゲートを0Vに保つことによって、アレイ
の僅かな位置セクタを消去することが可能である。
第11a図に示したアレイよりも、よりよい実装密度を
上げることができるフラッシュEEpromアレイの第２の構
成は下層接地アレイとして知られている（このアレイの
構造についてより詳しい理解をするためには、ハラリ
（Herari）の米国特許第4,328,565号を参照された
い）。
そのようなセルのアレイの平面的な分布は第5a図，第
6a図，第7a図と第8a図に示されている。
第5a図のアレイに対する２×２の仮装接地メモリアレ
イの略図的な表示は第11b図に示されている。
仮装接地アレイにおいては、ソースとドレインの領域
は交換可能に用いられる。
例えば、ディフージョン502はトランジスタ600aのド
レインとして利用することができるし、トランジスタ60
0bのソースとして利用することもできる。
ここにおける、言葉「仮装接地」は、接地の供給が現
実の接続によらないで、ソースに供給されるべきグラウ
ンドがハードワイヤによるものではなくで、デコードさ
れるべきものであるから、このようの言葉が生じたので
ある。
このデコーディングがソースをグラウンドラインまた
はドレインと交換に用いることを許容している。
仮装接地アレイにおける動作条件はテーブルII（第13
b図）に示されている。
これらは、実質的に標準的な構造と同じである。異な
る点は、選択されなかったセルのすべてのソースとドレ
インのコラムは、プログラムの期間において自己による
プログラミングの弊害を防止するために浮いた状態に保
たれていることである。読み出しの期間においてすべて
の列は、低い電圧（略1.5V）に引き上げられる。そし
て、選択されたセルだけが、そのソース拡散領域をもち
接地電圧に近いところまで引き下げられ、その電流はセ
ンスできるようにするのである。
アレイはブロック単位において消去できる。または、
すべての行において消去すべき電圧を消去線に対応して
デコードすることによって消去することができる。
ここで説明された実施例は本発明の好適な実施例とし
て説明されたものであり、当業界はこれの種々の変形例
について理解できるであろう。
特に、分離チャンネル形のフラッシュEEprom装置600
a,700a,800aと900aは、第4b図から第4f図に略図示され
た一方のサイドスペーサにしたがって構成されたチャン
ネル部分L1,L2をもつトランジスタ500aの分離形チャン
ネルEpromに関連して形成されるか、またはEpromトラン
ジスタ1400、または他の自己整合プロセス技術または自
己整合方法によらない先行技術によって形成されたEpro
mトランジスタのようなものによって容易に形成できる
ものである。
したがって、本発明は、添付の特許請求の範囲の全内
容にしたがって保護が与えられるべきである。
【図面の簡単な説明】
第１図はクペック等による三重ポリシリコンEpromセル
の先行技術を示す断面図である。 第２図は米国特許第4,531,203（マスオカ（Masuoka））
の三重ポリシリコンチャンネル分離形のフラッシュEEpr
omセルの先行技術の分布図である。 第３図は先行技術のセルであるドレインジャンクション
に近接する非常に高いドープをなされたチャンネルをも
つ積み重ね形ゲートのEprom（タナカ（Tanaka））に関
する断面図である。 第4a図は本発明による分離チャンネルEpromの断面図で
ある。 第4b図から第4f図は第４図に示したセルの製造過程にお
ける種々の工程の断面図である。 第5a図はこの発明の実施例に従う三層の構造のフラッシ
ュEEpromセルの２×２個のアレイ、アレイ中の２×２の
平面図である。 第5b図は第5a図の構造の切断線AAに沿って切断して示し
た断面図である。 第6a図は本発明の第２の実施例に従う三層の構造のフラ
ッシュEEpromセルの２×２のアレイの分布図であって、
ここにおいて消去ゲートが分離のためのフィールドプレ
ートを提供している。 第6b図は第6a図の構造の切断線AAに沿って示した断面図
である。 第6c図は第6a図の構造の切断線CCに沿って切断して示し
た図である。 第7a図は本発明の第３の実施例に従う構造の三層に形成
された構造のフラッシュEEpromセルの２×２アレイの平
面図であって、ここにおいてトンネル形の消去誘電体層
がフローティングゲートの２つの端面の表面が垂直領域
に限定されて設けられている。 第7b図は第7a図の構造のAA線に沿って切断して示した図
である。 第8a図は本発明の第４の実施例に従う三層構造に作られ
たフラッシュEEpromセルの２×２個のアレイの平面図で
ある。 第8b図は第8a図の構造のAA切断線に沿って切断して示し
た図である。 第8c図は第8a図の構造のDD切断線に沿って切断して示し
た図である。 第９図は本発明のフラッシュEEpromセルのフローティン
グゲートに関連する結合キャパシタンスを略図的に示し
た図である。 第10a,10bおよび10c図は本発明による実施例装置の製造
段階における重要なステップにおける切断断面図であ
る。 第11aと11b図は本発明によるフラッシュEEpormの実施例
の２つのメモリ素子を略図的に示した図である。 第12aと12b図はそれぞれフラッシュEEpormトランジスタ
の断面図を示すものであり、第12a図はアスペリティイ
ンジェクションの消去構造を、第12b図シャープチップ
インジェクションの消去構造を示している。 第12cと12d図はフラッシュEEpromトランジスタの部分断
面図であり、高電界の電子注入をする直接エッチングに
よるフローティングゲートのシャープチップトエッジの
構成を示している。 第13a図には表１が示されており、この表は第11a図のア
レイのすべての動作モードの電圧条件を示している。 第13b図は表２を含んでおり、この表は第11b図の下層設
置アレイのすべての動作モードの電圧条件を示してい
る。 500a……トランジスタ 501a……ソース 502a……Ｎ＋ドレイン 504a……フローティングゲート 509a……コントロールゲート 560a……チャンネル 563a……ｐ基板

Claims (22)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体基板の表面上にフラッシュEEPROMセ
    ルのアレイを形成する方法において： 前記基板表面を横切って，前記基板表面の下に第１の方
    向に伸びて第１の方向とほぼ直角である第２の方向に間
    隔を保って設けられその間にチャンネル領域を形成する
    ための平行な複数のソースおよびドレイン領域を形成す
    るステップと、 前記基板から絶縁され，前記第１の方向に伸びる連続す
    る長さをもちかつ前記第２の方向に間隔を保って形成さ
    れるチャンネル領域のすくなくとも一部を越えて配置さ
    れ，平行に伸びている複数の第１の導電性の帯条を形成
    するステップと、 前記基板および前記第１の導電性の帯条と絶縁され，前
    記第２の方向に連続して伸びかつ前記第１の方向に対し
    て間隔を保って形成されたコントロールゲートとしての
    複数の第２の導電性の帯条を形成するステップと、 前記第２の帯条の縁を基準として前記第２の帯条の間に
    空間を保って形成されたマスク開口を介して、前記第１
    の帯条の一部を除去し、前記第２の帯条の間にフローテ
    ィングゲートの領域の表面を露出させるステップと、 前記露出させられたフローティングゲートの表面領域に
    トンネル誘電体層を形成するステップと、および 前記第２の帯条と前記基板から絶縁された状態で前記第
    １の方向に間隔を保ち，前記第１の方向に連続的に伸び
    て消去ゲートを形成するための第３の複数の平行に伸び
    る導電性帯条を前記トンネル誘電体層のそれぞれに接触
    して前記第２の帯条間に形成するステップとからなるフ
    ラッシュEEPROMの製造方法。
  2. 【請求項２】請求項１記載の方法において、前記第１の
    帯条の一部を除去するステップは隣接する第２の帯条間
    の空間を実質的に完全に伸びるマスクを開口を介して行
    うエッチングを含むフラッシュEEPROMの製造方法。
  3. 【請求項３】請求項１記載の方法において、前記第１の
    帯条の一部を除去するステップは前記第１の帯条を前記
    第２の隣接する帯条間の開口によってエッチングされる
    のであるが、その開口は前記間隔中の前記第２の帯条に
    沿って誘電体のスペーサを形成することによって減少さ
    せられるフラッシュEEPROMの製造方法。
  4. 【請求項４】請求項１記載の方法において、前記第１の
    帯条を形成するステップは前記第２の方向のチャンネル
    領域に限られる幅の帯条の形成を含むフラッシュEEPROM
    の製造方法。
  5. 【請求項５】請求項１記載の方法において、前記第３の
    帯条を形成するステップは前記コントロールゲート間の
    それぞれの間隔の中に前記第３の帯条を形成するステッ
    プを含むフラッシュEEPROMの製造方法。
  6. 【請求項６】請求項１記載の方法において、前記第３の
    帯条の形成は前記第３の帯条の各々を前記第２の帯条間
    の空間の両サイド上のフローティングゲートの表面領域
    に支持されている誘電体層に接触させる工程を含むフラ
    ッシュEEPROMの製造方法。
  7. 【請求項７】請求項１記載の方法において、前記第３の
    帯条を形成するステップは、前記各々の第３の帯条の幅
    を前記第２の方向に前記第２の帯条の両側に存在するよ
    うに形成する工程を含むフラッシュEEPROMの製造方法。
  8. 【請求項８】請求項１記載の方法において、前記第１の
    帯条を前記第２の帯条の間で除去するステップはそれら
    の間の第１の帯条の全部よりも少ない部分を除去するこ
    とによって前記第２の帯条間にフローティングゲート領
    域を残すフラッシュEEPROMの製造方法。
  9. 【請求項９】請求項８記載の方法において、前記フロー
    ティングゲートの露出された表面上に誘電体層を形成す
    るステップは前記誘電体層を前記第２の帯条間の間隔中
    に伸びるフローティングゲートの表面上に誘電体層を形
    成する工程を含むフラッシュEEPROMの製造方法。
  10. 【請求項１０】請求項１記載の方法において、前記ソー
    スとドレイン領域を基板中に形成する工程は前記第１の
    帯条を形成した後で、前記第１の帯条間に形成されたマ
    スク開口を用いて前記第１の帯条の縁を参照して行われ
    るフラッシュEEPROMの製造方法。
  11. 【請求項１１】請求項10記載の方法において、前記マス
    ク開口は前記第１の帯条の縁に沿って形成された誘電体
    スペーサを用いて形成されるフラッシュEEPROMの製造方
    法。
  12. 【請求項１２】請求項１ないし11のいずれか１つにした
    がう方法であって、前記第1,第２および第３の帯条は前
    記アレイの長さに沿って実質的に均一な幅に沿って直線
    的に形成されるものであるフラッシュEEPROMの製造方
    法。
  13. 【請求項１３】請求項１ないし11記載のいずれかの方法
    にしたがう方法であって、前記第1,第２および第３の導
    電体帯条を形成するステップは、導電性をもつようにド
    ープされたポリシリコン材料によって形成されるそれぞ
    れ異なった第1,第２および第３の層を形成するものであ
    るフラッシュEEPROMの製造方法。
  14. 【請求項１４】半導体基板表面上に形成される高密度フ
    ラッシュEEPROMセルアレイにおいて： 連続的に延びた導電性にドープされ複数の領域であり，
    前記基板内に形成され，第１の方向に実質的に直線経路
    に延びた長さをもっており，前記ドープされた領域はソ
    ースとドレイン領域を形成し、そして前記基板表面を横
    切って第２の方向に分離され，その間にチャンネル領域
    を形成し，前記第１および第２の方向は実質的にそれぞ
    れ直角である連続的に延びた導電性にドープされた複数
    の領域と、 矩形のフローティングケートの２次元アレイであり，実
    質的に直線上の列に配置され、チャンネル領域に沿って
    第１の方向に延びており，かつ実質的に直線上に第２の
    方向に延びている行に配列されている矩形のフローティ
    ングゲートの２次元アレイと、 複数の長いコントロールゲートは、前記第２の方向に直
    線的に伸び、そして前記第１の方向の間隔を保ってお
    り、各々の前記コントロールゲートは前記フローティン
    グゲートの行の１つに対応してその上にあり、その間の
    電気的絶縁を保ち、そして、前記フローティングゲート
    表面が前記コントロールゲート間の空間に対面しており
    複数の長いコントロールゲートと、 前記フローティングゲートの表面に支持されるトンネル
    誘電体層と、および 複数の長い消去ゲートであり、前記第２の方向にのび実
    質的に直線経路にのびており、そして前記コントロール
    ゲート間の空間に第１の方向に位置させられ、前記フロ
    ーティングゲートの表面により支持されるトンネル誘電
    体層に接触するように位置させられている複数の長い消
    去ゲートと、 からなるフラッシュEEPROM装置。
  15. 【請求項１５】請求項14記載のフラッシュEEPROMセルア
    レイにおいて、前記フローティングゲートは前記チャン
    ネル領域の部分の一部の上に位置させられ、前記第２の
    方向にドープされた近接する領域の間に位置させられる
    ことにより、スプリットチャンネルセルのアレイを形成
    するフラッシュEEPROM装置。
  16. 【請求項１６】請求項14記載のフラッシュEEPROMセルア
    レイにおいて、前記消去ゲートは前記第１の方向のコン
    トロールゲート間の間隔の各々に実質的に位置させられ
    ているフラッシュEEPROM装置。
  17. 【請求項１７】請求項16記載のフラッシュEEPROMセルア
    レイにおいて、 前記各々のフローティングゲートは前記コントロールゲ
    ート間の空間に向かう前記フローティングゲートの反対
    側の２つの表面を持ち、そこにおいて、前記トンネル誘
    電体は前記フローティングゲートの反対側の表面で支持
    されており、異なる消去ゲートと接触しているフラッシ
    ュEEPROM装置。
  18. 【請求項１８】請求項14記載のフラッシュEEPROMセルア
    レイにおいて、前記フローティングゲートの表面は前記
    隣接するコントロールゲート間の空間の内側に延びてい
    るフラッシュEEPROM装置。
  19. 【請求項１９】請求項18記載のフラッシュEEPROMセルア
    レイにおいて、 前記フローティングゲートの前記表面は、前記空間内の
    隣接する前記フローティングゲートの頂面の上のある領
    域を含むフラッシュEEPROM装置。
  20. 【請求項２０】請求項14記載のフラッシュEEPROMセルア
    レイにおいて、前記消去ゲートは前記第１の方向で、隣
    接するコントロールゲートの方に余分にその間に絶縁を
    保って延びる幅もつ、フラッシュEEPROMセルアレイ。
  21. 【請求項２１】請求項14記載のフラッシュEEPROMセルア
    レイにおいて、前記消去ゲートは前記制御ゲート間の個
    々のスペースの両側のトンネルダイオードの誘電体層に
    接触しているフラッシュEEPROM装置。
  22. 【請求項２２】請求項14ないし21のいずれか１つのEEPR
    OMセルアレイにおいて、前記フローティング，コントロ
    ールおよび消去ゲートは導電性にドープされたポリシリ
    コン材料の別々の層から形成されているフラッシュEEPR
    OM装置。
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