JPS61165894A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS61165894A JPS61165894A JP60006457A JP645785A JPS61165894A JP S61165894 A JPS61165894 A JP S61165894A JP 60006457 A JP60006457 A JP 60006457A JP 645785 A JP645785 A JP 645785A JP S61165894 A JPS61165894 A JP S61165894A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- memory
- measurement
- writing
- buffer
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体集積回路のうち、電気的に書込み、消
去が可能な不揮発性メモリを含む書込み記憶回路に関す
るものである。
去が可能な不揮発性メモリを含む書込み記憶回路に関す
るものである。
従来の技術
近年、電気的に消去可能な不揮発性メモリ（以下、ＥＥ
ＦＲＯＭと称す）は、紫外線消去型不揮発性メモリ（以
下、ＥＦＲＯＭと称す）に比べて、その使い易さおよび
その高機能性から、その用途を広げはじめている。
ＦＲＯＭと称す）は、紫外線消去型不揮発性メモリ（以
下、ＥＦＲＯＭと称す）に比べて、その使い易さおよび
その高機能性から、その用途を広げはじめている。
第２図は、ＥＥＰＲＯＭへの書込み、読出しを表わすブ
ロック図である。アドレス入力へ〇〜ユ５の入力信号を
アドレスバッファ、デコーダ回路１に加え、消去・書込
み（Ｅ／Ｗ）回路３０指令により、ＥＥメモリセルアレ
イの番地を指定する。
ロック図である。アドレス入力へ〇〜ユ５の入力信号を
アドレスバッファ、デコーダ回路１に加え、消去・書込
み（Ｅ／Ｗ）回路３０指令により、ＥＥメモリセルアレ
イの番地を指定する。
次に、入出力（Ｉ／Ｏ）バッファを通して、高電界を加
えて、ＥＥメモリセルアレイの指定の番地のセルにゲー
ト電圧、しきい値電圧の変化として記憶させ、必要に応
じてＩ／Ｇ）バッファより読み出す０ 発明が解決しようとする問題点 しかし、絶縁膜の電気的特質により、その書き替え回数
は無限とはいかず、絶縁膜の形成方法。
えて、ＥＥメモリセルアレイの指定の番地のセルにゲー
ト電圧、しきい値電圧の変化として記憶させ、必要に応
じてＩ／Ｇ）バッファより読み出す０ 発明が解決しようとする問題点 しかし、絶縁膜の電気的特質により、その書き替え回数
は無限とはいかず、絶縁膜の形成方法。
メモリセルの動作方法などを工夫して、その書き替え回
数を向上させる努力が行なわれているが、現在、１０〜
１０ 同程度が限界とされている。
数を向上させる努力が行なわれているが、現在、１０〜
１０ 同程度が限界とされている。
これは、高電界をかけて電子が絶縁膜を通過し書込・消
去作用が行なわれている際に発生する電子トラップによ
り、書込・消去後のしきい値（ＶＴ）の変化量が小さく
なることに起因している。従って、一般には、ＥＥＰＲ
ＯＭの場合、書込・消去サイクルの最大値が示されてい
る場合が多いが、実際に使用しているとき、最大サイク
ルに比べどこまで使ったかを知る必要があった。
去作用が行なわれている際に発生する電子トラップによ
り、書込・消去後のしきい値（ＶＴ）の変化量が小さく
なることに起因している。従って、一般には、ＥＥＰＲ
ＯＭの場合、書込・消去サイクルの最大値が示されてい
る場合が多いが、実際に使用しているとき、最大サイク
ルに比べどこまで使ったかを知る必要があった。
これらの点に鑑みて、本発明では、ＥＥＰＲＯＭが何サ
イクル書込・消去が行なわれたかを知ることができる構
成をとった、書込記憶回路を提供するものである。
イクル書込・消去が行なわれたかを知ることができる構
成をとった、書込記憶回路を提供するものである。
問題点を解決するための手段
アドレス入力を有するアドレスバッファおよびデコーダ
回路とＥＥメモリセルアレイとＩｌｏ バッファをそれ
ぞれ接続する構成に、さらに、書込・消去を行なうため
のＥ／Ｗ回路とカウンタ回路、その出力を記憶する計測
用ＥＥメモリセルを有する構成をなる書込記憶回路であ
る。
回路とＥＥメモリセルアレイとＩｌｏ バッファをそれ
ぞれ接続する構成に、さらに、書込・消去を行なうため
のＥ／Ｗ回路とカウンタ回路、その出力を記憶する計測
用ＥＥメモリセルを有する構成をなる書込記憶回路であ
る。
作 用
本発明は以上の構成をとることにより、Ｅ／Ｗが何回行
なわれたかを計測用ＥＥメそりセルに記憶することがで
き、テストモードにより、いつでも、そのＥＥメモリの
状態を知ることが出来るものである。
なわれたかを計測用ＥＥメそりセルに記憶することがで
き、テストモードにより、いつでも、そのＥＥメモリの
状態を知ることが出来るものである。
実施例
第１図に本発明の半導体記憶装置を示す。アドレス入力
へ〇〜ユを有するアドレスバッファおよびデコーダ１１
とＥＥメモリセルアレイ１２とＩ１０バッファ１６をそ
れぞれ接続する構成に、さらに電気消去を行なうための
Ｅ／Ｗ回路１３とカウンタ回路１４とその出力を記憶す
る計測用ＥＥメモリセル１６を有する構成である。
へ〇〜ユを有するアドレスバッファおよびデコーダ１１
とＥＥメモリセルアレイ１２とＩ１０バッファ１６をそ
れぞれ接続する構成に、さらに電気消去を行なうための
Ｅ／Ｗ回路１３とカウンタ回路１４とその出力を記憶す
る計測用ＥＥメモリセル１６を有する構成である。
上記構成により、アドレス入力よｐＥＥメモリセル内の
ワードラインを選択し、且つＩ１０回路によりデータラ
インを選択し、ＥＥメモリセル１２に書込みを行なうこ
とができる。その際、各書込み回数ごとにＥ／Ｗが何回
行なわれたかをカウンタにより回数を数え、Ｉｌｏ バ
ッファからＥＥメモリセルへの入力を切りかえて計測用
不揮発性メモリ１６に記憶するものである。従ってこの
不揮発性メモリ１６により、メモリのＥ／Ｗ回数をチェ
ックすることができる。なお、本回路は、モノリシック
に一体として集積化することも可能である０ 発明の効果 本発明によると、ＥＥＰＲＯＭが何サイクル書込・消去
が行なわれたを知ることができ、製造工程、および使用
状態においても、その信頼性を把握する上できわめて有
効である。
ワードラインを選択し、且つＩ１０回路によりデータラ
インを選択し、ＥＥメモリセル１２に書込みを行なうこ
とができる。その際、各書込み回数ごとにＥ／Ｗが何回
行なわれたかをカウンタにより回数を数え、Ｉｌｏ バ
ッファからＥＥメモリセルへの入力を切りかえて計測用
不揮発性メモリ１６に記憶するものである。従ってこの
不揮発性メモリ１６により、メモリのＥ／Ｗ回数をチェ
ックすることができる。なお、本回路は、モノリシック
に一体として集積化することも可能である０ 発明の効果 本発明によると、ＥＥＰＲＯＭが何サイクル書込・消去
が行なわれたを知ることができ、製造工程、および使用
状態においても、その信頼性を把握する上できわめて有
効である。
第１図は本発明の半導体記憶装置の一実施例回路構成図
、第２図は半導体記憶装置の従来例回路構成図である。 １１・・・・・・アドレスバッフ７およびデコーダ、１
２・・・・・・ＥＥメモリセルアレイ、１３・・川・Ｅ
／Ｗ回路、１４・・・・・・カウンタ、１６・・・・・
・計測用不揮発性メモリ、１６・・・・・・Ｉｌｏ バ
ッフ１゜代理人の氏名 弁理士 中 尾 敏 男 ほか
１名第１１１
、第２図は半導体記憶装置の従来例回路構成図である。 １１・・・・・・アドレスバッフ７およびデコーダ、１
２・・・・・・ＥＥメモリセルアレイ、１３・・川・Ｅ
／Ｗ回路、１４・・・・・・カウンタ、１６・・・・・
・計測用不揮発性メモリ、１６・・・・・・Ｉｌｏ バ
ッフ１゜代理人の氏名 弁理士 中 尾 敏 男 ほか
１名第１１１
Claims (1)
- アドレス入力を有するアドレスバッファおよびデコー
ダ回路とＥＥメモリセルアレイと入出力（Ｉ／Ｏ）バッ
ファをそれぞれ接続する構成に、さらに、書込消去を行
なうためのＥ／Ｗ回路とカウンタ回路、その出力を記憶
する計測用ＥＥメモリセルを有することを特徴とする半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60006457A JPS61165894A (ja) | 1985-01-17 | 1985-01-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60006457A JPS61165894A (ja) | 1985-01-17 | 1985-01-17 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61165894A true JPS61165894A (ja) | 1986-07-26 |
Family
ID=11638966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60006457A Pending JPS61165894A (ja) | 1985-01-17 | 1985-01-17 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61165894A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02118997A (ja) * | 1988-06-08 | 1990-05-07 | Eliyahou Harari | フラッシュＥＥｐｒｏｍメモリシステムとその使用方法 |
| JPH09120690A (ja) * | 1996-06-10 | 1997-05-06 | Eliyahou Harari | フラッシュＥＥｐｒｏｍメモリシステムとその使用方法 |
| US6850443B2 (en) | 1991-09-13 | 2005-02-01 | Sandisk Corporation | Wear leveling techniques for flash EEPROM systems |
-
1985
- 1985-01-17 JP JP60006457A patent/JPS61165894A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02118997A (ja) * | 1988-06-08 | 1990-05-07 | Eliyahou Harari | フラッシュＥＥｐｒｏｍメモリシステムとその使用方法 |
| US6850443B2 (en) | 1991-09-13 | 2005-02-01 | Sandisk Corporation | Wear leveling techniques for flash EEPROM systems |
| US7353325B2 (en) | 1991-09-13 | 2008-04-01 | Sandisk Corporation | Wear leveling techniques for flash EEPROM systems |
| JPH09120690A (ja) * | 1996-06-10 | 1997-05-06 | Eliyahou Harari | フラッシュＥＥｐｒｏｍメモリシステムとその使用方法 |
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