KR0133450B1 - 불휘발성 반도체 기억장치 및 그 시험방법 - Google Patents

불휘발성 반도체 기억장치 및 그 시험방법

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KR0133450B1
KR0133450B1 KR1019940020517A KR19940020517A KR0133450B1 KR 0133450 B1 KR0133450 B1 KR 0133450B1 KR 1019940020517 A KR1019940020517 A KR 1019940020517A KR 19940020517 A KR19940020517 A KR 19940020517A KR 0133450 B1 KR0133450 B1 KR 0133450B1
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세끼자와 다다시
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Abstract

반도체기억장치에는 선택수단과 제어수단이 구비되어 있다. 선택수단은 특정 단자에 공급된 모드선택신호에 의거해서 특정단자에 공급된 마스터클록신호나 시험클록신호중의 하나를 선택한다. 제어수단은 마스터 클록이나 시험클록신호중의 하나에 의거해서 메모리셀의 데이터를 기입, 판독 및 소거한다.
또 다른 반도체기억장치에는 제어수단과 2개 이상의 클록발생수단이 구비되어 있다. 전자는 메모리셀의 데이터를 기입, 판독 및 소거한다. 후자는 특정단자에 공급된 모드선택신호의 검출에 의해 소정 주파수를 갖는 클록신호를 출력한다.
반도체기억장치의 시험방법은 다음과 같은 스텝으로 된다. 즉, 우선 통상사용전압보다 높은 모드선택신호를 특정단자에 공급하고 시험클록신호를 다른 특정단자에 공급한다. 다음에 모드선택신호에 의거해서 마스터 클록신호와 시험클록 신호를 전환한다. 그리고 메모리의 셀에 대한 데이터의 기입과 소거를 시험클록신호에 의거해서 시험한다.
또다른 반도체기억장치의 시험방법은 다음과 같은 스텝으로 된다. 즉 우선 2개 이상의 특정 단자를 선택하고 이들 단자에 통상사용전압보다 높은 모드선택신호를 각각 공급한다. 다음에 각각 공급된 모드선택신호에 의해 소정주파수를 갖는 마스터 클록신호를 선택한다. 그리고 메모리의 셀에 대한 데이터의 기입과 소거를 소정 주파수를 갖는 마스터 클록신호에 의거해서 시험한다.

Description

불휘발성 반도체 기억장치 및 그 시험방법
제 1 도는 종래 기술에 의한 플래시 메모리(flash memory)의 구성도.
제 2 도는 종래 기술에 의한 플래시 메모리의 시험방법의 설명도.
제 3 도는 본 발명에 의한 반도체 기억장치의 원리 구성도.
제 4 도는 제 3 도에 나타낸 반도체 기억장치의 제 1 시험방법의 원리 구성도.
제 5 도는 제 3 도에 나타낸 반도체 기억장치의 제 2 시험방법의 원리 구성도.
제 6 도는 본 발명의 제 1 실시예에 의한 플래시 메모리의 구성도.
제7A도는 제 6 도에 나타낸 플래시 메모리 1비트의 메모리셀 평면도.
제7B도는 제7A도에 나타낸 1비트 메모리셀의 y1-y2단면도.
제7C도는 제7A도에 나타낸 1비트 메모리셀의 x1-x2단면도.
제 8 도는 제7A도에 나타낸 메모리셀을 사용한 메모리셀 배열(array)의 구성도.
제 9 도는 제 6 도에 나타낸 플래시 메모리의 클록발생부의 내부구성도.
제10도는 제 9 도에 나타낸 클록발생부의 클록발진회로의 구성도.
제11도는 제 6 도에 나타낸 플래시 메모리의 계수회로(counter)의 구성도.
제12도는 제 6 도에 나타낸 어드레스 계수회로(address counter)의 구성도.
제13도는 제 6 도에 나타낸 플래시 메모리 시험방법의 설명도.
제14도는 제13도에 나타낸 플래시 메모리 시험방법의 타이밍차트 설명도.
제15도는 본 발명의 제 2 실시예에 의한 플래시 메모리의 구성도.
제16도는 제15도에 나타낸 플래시 메모리의 클록 발생부의 내부 구성도.
제17도는 제15도에 나타낸 플래시 메모리 시험방법의 설명도.
제18도는 제15도에 나타낸 플래시 메모리 시험방법의 타이밍 차트 설명도.
본 발명은 반도체 기억장치 및 그 시험방법에 관한 것이며, 특히 정보를 정기적으로 기입(writing) 또는 소거할 수 있는 판독전용 메모리의 자동시험 기능의 개선에 관한 것이다.
근년에 정보처리 시스템의 데이터 처리량은 꾸준히 증가하고 있다. 특히 음성처리, 화상처리 등의 분야에서는 고기능 및 고성능의 마이크로프로세서 또는 중앙연산처리장치등이 사용되므로 그 제어프로그램을 기억하는 메모리로 반도체 기억메모리가 사용된다.
그러한 대표적인 장치로서는 플래시 메모리가 널리 알려져 있다. 플래시 메모리는 데이터를 전기적으로 프로그램 할 수가 있고, 또한 프로그램 한 내용을 일괄해서 소거할 수가 있다.
이하 본 발명과 관련된 종래의 기술에 대해 우선 설명한다. 예를들어 제 1 도에 나타낸 바와같이 정보를 전기적으로 기입하고 소거할 수 있는 프로그램 가능한 ROM(판독전용메모리)은 메모리셀(1), 판독/기입회로(2), 어드레스디코더(3) 및 자동제어회로(4)로 구성된다.
메모리셀(1)은 메모리 행렬(matrix)(1A), Y게이트(1B) 및 소거용 소스제어회로(source control circuit)(1c)로 구성된다. 판독/기입회로(2)는 감지/기입증폭기(2A) 및 입력/출력버퍼(2B)로 구성된다. 어드레스디코더(3)는 컬럼어드레스 래치버퍼(column address latch buffer)(3A), 로우(low)어드레스 래치버퍼(3B), 블록어드레스 래치버퍼(3c), 컬럼어드레스디코더(3D), 로우 어드레스디코더(3E) 및 블록어드레스디코더(3F)로 된다.
자동제어회로(4)는 명령레지스터(4A), 상태레지스터(4B), CE/OE/WE 제어논리(4C), 데이터 비교회로(4D), 기입/소거 선택회로(4E),기입/소거 타이밍 발생회로(4F) 및 클록발생부(4G)로 구성된다. 또한 자동제어회로(4)는 자기시험 기능을 갖추고 있다.
제 1 도의 파선원으로 나타낸 바와같이 각 메모리셀(1)은 콘트롤게이트 CG 및 플로팅 게이트 FC를 구비하고, 이 플로팅 게이트 FG에 전하를 주입함으로써 데이터 D를 기억시킨다.
이 메모리의 데이터 기입시의 동작은 우선 자동제어회로(A)에 기입용의 제어명령이 입력된다. 기입용 고전압 VPP와 어드레스 A0~An이 지정되면 어드레스디코더(3)에 의해 지정된 위치의 메모리 셀(1)의 게이트 FG에 전하가 주입되어 마스터 클록신호에 의거하여 기입/판독회로(2)에 의해 데이터 D가 기입된다.
데이터 판독시의 동작은 우선 자동제어회로(4)에 판독허가신호가 입력된다. 또한 통상 사용전압 VCC와 어드레스 A0~An이 지정되면 어드레스디코더(3)에 의해 지정된 위치의 메모리셀(1)이 ON동작을 하여 마스터 클록신호에 의거하여 기입/판독회로(2)에 의해 데이터 D가 판독된다.
소거 동작시의 동작은 우선 자동제어회로(4)에 소거용의 제어명령이 입력된다. 소거용 고전압 VPP와 어드레스 A0~An이 지정되면 어드레스디코더(3)에 의해 지정된 위치의 메모리 셀(1)이 ON동작을 하여 마스터 클록신호에 의거하여 기입/판독회로(2)에 의해 데이터 D가 판독된다.
소거 동작시의 동작은 우선 자동제어회로(4)에 소거용의 제어명령이 입력된다. 소거용 고전압 VPP와 어드레스 A0~An이 지정되면 그 지정된 위치의 메모리셀(1)의 게이트 FG로부터 전하가 빠져나가서 마스터 클록신호에 의거하여 데이터 D가 소거된다.
이들 기본동작을 자기시험하는 기능을 갖춘 플래시 메모리에서는 제 2 도에 나타낸 바와같이 LSI테스터(5)가 이 메모리(6)에 제어명령 DIN을 입력한다. 다음에 시험대상인 플래시 메모리(6)가 마스터 클록신호에 의해 데이터의 기입, 판독 및 소거동작을 실행하고 일련의 시험동작이 종료하면 LSI테스터(5)에 시험결과 DOUT를 출력한다.
자기시험 기능이 없는 플래시 메모리는 제어명령 DIN이외에 소정 알고리즘에 의거한 신호의 입력을 필요로 한다.
본 발명의 하나의 목적은 특정단자에 인가된 전압의 상태를 검출하여 통상 사용시의 클록신호 또는 이 클록신호와 다른 주파수의 시험클록 신호에 의거해서 기입/소거동작을 시험하여 즉, 마스터 클록신호 대신에 시험클릭신호를 사용함으로써 동작시험을 용이하게 하는데 있다.
본 발명의 다른 목적은 2개 이상의 특정단자에 인가된 전압의 상태를 검출하여 통상 사용시의 클록신호보다 높은 주파수의 클록신호에 의거해서 고속으로 기억장치를 시험하는데 있다. 즉, 본 발명은 통상 사용시의 클록신호와 시험클록신호중의 하나를 선택함으로써 자기 시험기능의 증대와 시험기간의 단축을 도모하고자 하는 것이다.
특히 제 3 도의 실시예에 나타낸 본 발명의 제 1의 반도체 기억장치는 선택수단과 제어수단을 갖추고 있다. 선택수단은 특정단자에 공급된 마스터 클록신호와 시험클록신호중의 하나를 다른 단자에 인가된 모드선택 신호에 의해 선택한다. 제어수단은 메모리셀의 데이터를 마스터 클록신호 또는 시험클록신호중의 하나에 의거해서 기입, 판독 및 소거한다.
본 발명은 제 2의 반도체 기억장치는 제어수단과 적어도 2개의 클록발생수단을 갖춘다. 제어수단은 메모리셀의 데이터를 소정 주파수의 클록신호에 의거해서 기입, 판독 및 소거한다. 클록발생수단은 특정단자에 인가된 모드 선택신호의 검출에 의거해서 소정주파수의 클록을 출력한다.
제 4 도의 실시예에 나타낸 반도체기억장치는 제 1의 시험방법에서는 특정단자에 통상 사용시의 전압보다 높은 모드 선택신호가 우선 인가되고 다른 특정단자에는 시험클록신호가 인가된다. 다음에 마스터 클록신호와 시험클록신호는 모드선택기호에 따라 스위칭된다. 그리고 메모리셀의 데이터의 기입과 소거를 시험클록신호에 의거해서 시험한다.
제 5 도의 실시예에 나타낸 반도체기억장치의 제 2 의 시험방법에서는 우선 2개이상의 특정단자를 선택하고 이들 단자에 통상 사용시 전압보다 높은 모드선택신호를 각각 인가한다. 다음에 인가된 각 모드신호에 따라 소정주파수의 마스터 클록신호를 선택한다. 그후 불휘발성 메모리셀의 데이터의 기입과 소거를 소정 주파수의 마스터 클록신호에 의거해서 시험한다.
이러한 회로구성과 시험방법을 사용함으로써 플래시 메모리등의 반도체 기억장치를 통상 동작시의 처리속도에 의존하지 않고 고속시험을 할 수 있고, 시험비용을 경감할 수가 있다. 또한 클록발진회로에 이상이 생겼을때는 자동제어회로를 외부로부터 유효하게 동작시킬 수가 있다.
종래 기술의 자기시럼 기능을 구비한 플래시메모리(6)의 시험방법에 의하면 기입 또는 소거용의 제어명령 DIN이 입력되면 제 2 도에 나타낸 바와같이 마스터 클록신호에 의거해서 동작시험이 실행된다.
따라서 마스터 클록신호에 의거해서 발생된 어드레스에 의해 데이터의 기입, 판독, 소거등의 일련의 시험이 실행되므로 통상 동작시의 처리속도에 의존하는 시험기간을 필요로 한다. 즉 자동제어회로(4)를 내장한 플래시 메모리(6)가 일단 외부로부터 제어명령 DIN을 받으면 메모리셀의 기입 또는 소거가 종료할 때까지 모두 자동적으로 내부처리된다.
이 메모리의 동작상태를 외부로부터 알기 위한 수단으로서는 자동제어회로(4)에 설치된 상태 레지스터의 플래그 내용을 식별하는 것이다. 또한 이와같은 형의 메모리에서는 클록발생부 자체에 이상이 있으면 정확한 자기 시험을 하기가 곤란하다.
따라서 정보처리의 고 기능, 고성능화에 수반해서 메모리 용량이 증가하면 제어명령 DIN을 입력하고 나서 시험결과를 얻을 때까지 많은 시간을 요하게 된다.
종래 기술에는 다음과 같은 문제점이 있다. 상술한 사항은 플래시 메모리의 동작 확인처리의 고속화를 방해하고 또 그 이후의 회로시험을 곤란하게 한다. 그리고 이것이 또한 시험비용의 경감과 시험기간의 단축화를 방해한다.
반면 본 발명의 원리에 의한 제 1 의 반도체 기억장치는 제 3 도에 나타낸 바와같이 자동제어회로(14)와 클록제어회로(15)를 갖추고 있다. 자동제어회로(14)는 마스터 클록신호 CLK에 의거해서 기입/소거동작을 자동적으로 실행한다. 마스터 클록신호 CLK는 불휘발성 메모리셀(11)의 기입 및 소거를 위한 타이밍 신호의 발생 기본이 되는 신호이다. 클록신호회로(15)는 마스터 클록신호 CLK를 가변할 수 있게 한다.
제 4 도에 나타낸 본 발명의 제 1의 반도체 기억장치에서 클록제어장치회로(15)는 클록발진회로(15A), 전압검출회로(15B) 및 클록스위칭회로(15C)를 갖추고 있다. 클록발진회로(15A)는 통상 동작에 필요한 마스터 클록신호 CLK를 발생한다. 전압검출회로(15B)는 특정단자 T에 접속되어 특정단자 T에 인가된 전압상태를 검출한다. 클록스위칭회로(15C)는 특정단자 T의 전압상태의 검출출력에 의거해서 통상 동작에 필요한 마스터 클록신호 CLK 또는 시험동작에 필요한 시험용 시험클록신호 XCLK중의 어느 것인가를 출력한다.
또한 본 발명의 제 1 의 반도체 기억장치에서 시험클록신호 XCLK는 통상 사용단자중의 특정단자 T를 거쳐서 외부로부터 공급된다.
본 발명의 제 2 의 반도체기억장치에서 클록제어회로(15)는 2개 이상의 클록발생수단 Cn(n=1,2,j,……,n)으로 된다. 클록발생수단 Cn은 그 각 출력부가 공통으로 접속되고, 각각 클록발진회로(15D), 전압검출회로(15E) 및 출력제어회로(15F)로 된다. 클록발진회로(15D)는 소정 주파수의 클록신호 CLK를 발생한다. 전압검출회로(15E)는 특정단자 T에 접속되어 특정단자 T에 인가된 전압상태를 검출한다. 출력제어회로(15F)는 전압상태의 검출결과에 의거해서 소정주파수의 클록신호 CLK의 출력제어를 실행한다.
본 발명의 원리에 따른 제 1 의 반도체기억장치의 시험방법에서는 제 3 도에 나타낸 바와같이 통상 사용시의 전압보다 높은 전압 VHH은 신호출력회로(13)은 특정단자 T에 인가되고, 또 시험클록신호 XCLK는 다른 특정단자 T에 공급된다.
본 발명의 제 1 의 반도체기억장치의 시험방법은 다른 특정단자 T에 공급하는 시험클록신호 XCLK의 주파수를 가변하게 한다.
본 발명의 제 2 의 반도체기억장치의 시험방법에서는 전압검출회로(15E)에 접속된 2개 이상의 특정단자 T를 선택하고, 이 특정단자 T에 통상 사용시의 전압보다 높은 전압 VHH를 인가한다.
본 발명의 제 1 의 이론적 반도체기억장치에 의하면 제 3 도에 나타낸 바와같이 통상 사용시의 주파수와 다른 주파수의 클록신호 XCLi, 예를들어 시험클록신호 XCLK에 의거해서 기억장치의 동작시험을 할 수 있으므로, 통상 동작시의 처리속도에 의존하지 않는 고속시험이 가능하다.
즉, 기억장치의 동작시험에서 제 4 도에 나타낸 바와 같이 특정단자 T에 통상 사용시의 전압보다 높은 전압 VHH가 인가되고, 다른 특정단자 T에 시험클록신호 XCLK가 인가된다. 특정단자 T에 인가된 전압 VHH가 전압검출회로(15B)에 의해 검출되고, 그 검출신호 SHH가 클록스위칭회로(15C)에 출력된다.
다음에 클록스위칭회로(15C)는 검출신호 SHH에 의거해서 통상 동작에 필요한 클록신호 CLK대신에 시험동작에 필요한 시험클록신호 XCLK를 선택한다. 이에 따라 기억장치의 동작시험은 시험클록신호 XCLK에 의거해서 실행된다.
즉, 자동제어회로(14)를 통해 시험클록신호 XCLK에 의거해서 신호출력회로(13)에 의해 어드레스가 자동 발생된다. 이 어드레스에 의거해서 예를 들어 데이터 기입시험에서는 신호처리회로(12)가 메모리셀(11)상의 플로팅 게이트 FG에 전화를 주입하여 데이터 D를 자동 기입토록 한다.
데이터 판독시험에서는 신호처리회로(12)가 메모리 셀(11)을 ON 상태로 하여 데이터 D를 자동판독토록 한다. 그리고 데이터 소거시험에서는 신호처리회로(12)에 의해 메모리셀(11)의 게이트 FG로부터 전하가 방출되게 하여 데이터 D를 자동소거토록 한다.
이 경우에 시험클록신호 XCLK의 주파수는 가변하게 된다. 따라서 고속클록신호를 외부로부터 공급함으로써 고속시험을 가능케 한다. 기억장치를 통상 동작으로 복귀시키기 위해서는 전압 VHH의 공급을 끊고 통상 사용전압을 각 단자에 인가한다. 이에 따라 클록스위칭회로(15C)는 클록발진회로(15A)에 의해 발생된 클록신호 CLK를 선택하게 되며, 그 결과 기억장치는 통상 동작으로 돌아간다.
또 본 발명의 제 2 의 반도체기억장치에서는 제 5 도에 나타낸 바와같이 2개 이상의 클록발생수단 Cn으로 된 클록출력회로(15)가 갖추어지고 그 각 출력부가 공통으로 접속되며, 1개의 클록발생 유닛(예를 들어 C1)이 클록발진회로(이 경우에는 15D), 전압검출회로(15E) 및 출력제어회로(15F)로 된다.
이에 따라 2개 이상의 특정단자 T에 인가된 전압상태에 의거해서 통상 사용시의 주파수보다 높은 주파수의 클록신호 CLKi에 의거해서 기억장치의 동작 시험을 할 수 있으므로, 통상 동작시의 처리속도에 의존하지 않는 고속시험을 가능케 한다.
즉, 기억장치의 동작시험에서 제 5 도에 나타낸 바와 같이 전압검출신호(15E)에 접속된 2개 이상의 특정단자를 선택하여 이 선택된 단자에 통상 사용시의 전압보다 높은 전압 VHH를 인가한다. 다음에 특정단자 T에 인가된 전압 VHH가 전압검출회로(15E)에 의해 검출되고, 이 검출신호 SHH가 출력제어회로(15F)에 출력된다.
여기에서 출력제어회로(15F)는 검출신호 SHH에 의거해서 클록발진회로(15D)의 출력동작을 허가한다. 이에따라 통상 동작에 필요한 소정 주파수의 클록신호 CLKi 대신에 시험동작에 필요한 시험클록신호 CLKi가 출력제어회로(15F)로부터 출력된다. 이 시험클록신호 CLKi의 동작 시험이 실행된다.
실시예
다음에 도면을 참조하면서 본 발명의 실시예에 대해 설명한다.
(1) 제 1 실시예
제 6 도에 나타낸 바와같이 예를들어 정보를 전기적으로 기입 또는 소거하는 것이 가능한 프로그램 가능한 ROM(판독전용메모리)은 메모리셀 배열(21), 판독/기입회로(22), 어드레스디코더(23) 및 자동제어회로(24)로 구성된다.
즉 메모리셀배열(21)은 제 3 도에 나타낸 바와같은 메모리셀(11)의 1실시예이며, 메모리셀 행렬(21A), Y-게이트(21B) 및 소거용 소스제어회로(21C)로 구성된다.1비트의 메모리셀 구성과 메모리셀배열의 구성에 대해서는 제7A도~7C도 및 제 8 도에 상술한다.
기입/판독회로(22)는 신호저리회로(12)의 1실시예이며, 감지/기입 증폭기(22A) 및 입력/출력 버퍼(22B)로 된다.
감지/기입 증폭기(22A)는 데이터 D의 기입 또는 판독하는 회로이다. 입력/출력버퍼(22B)는 데이터 D를 외부로 출력하거나 외부로부터 데이터 D를 입력하는 회로이다.
어드레스디코더(23)는 신호출력회로(13)의 1실시예이며, 데이터 D의 기입 또는 판독에 관한 n-비트의 어드레스 A01~A0n, A11~A1n 및 A21~A2n를 해독(decoding)하는 회로이다. 예를들어 어드레스디코더(23)는 컬럼어드레스래치버퍼(23A), 로우어드레스래치버퍼(23B), 블록어드레스래치버퍼(23C), 컬럼어드레스디코더(23D), 로우어드레스디코더(23E) 및 블록어드레스디코더(23F)로 되며, 메모리셀(11)을 선택하는 게이트 선택신호를 출력한다.
자동제어회로(24)는 제어회로(14)의 1실시예이며, 데이터D의 기입, 소거 또는 판독을 자동제어하는 회로이다. 예를들어 자동제어회로(24)는 제어명령을 점유(holding)하는 명령레지스터(24A), 제어플래그를 점유하는 상태레지스터(24B), CE/OE/WE 제어논리(24C), 판독 및 기입데이터를 비교하는 데이터 비교회로(24D), 기입/소거 선택회로(24E), 판독/소거 타이밍 발생회로(24F) 및 클록발생부(25)로 구성된다.
CE/OE/WE 제어논리(24C)는 칩 가능신호(chip enable signal)CE, 출력가능신호, OE 및 판독가능신호 WE의 논리를 출력하는 회로이다. 기입/소거 선택회로(24E)는 기입전압 VPP에 의해 메모리의 동작을 전환하는 회로이다. 기입/소거 타이밍 발생회로(24F)는 클록신호 CLK 또는 시험클록신호 XCLK에 의거해서 데이터의 기입 또는 소거용의 타이밍신호를 발생한다. 이 회로(24F)응 제11도 및 제12도에서 상술하는 어드레스계수회로를 내장한다.
클록발생부(25)는 클록출력회로(15)의 1실시예이며, 통상 사용단자중의 특정단자T에 인가된 전압상태에 의거해서 통상 동작시의 클록신호 CLK 또는 시험클록신호 XCLK중의 어느 것인가를 선택하여 출력하는 회로이다. 클록발생부(25)에 대해서는 제 9 도에서 상술한다.
다음에는 메모리 셀(11)의 구성에 대해 설명한다. 예를들어 1비트의 메모리 셀(11)은 제7A도~제7C도에 나타낸 바와같이 소스영역 S, 드레인영역 D, 플로팅게이트 FG(이후, 간단히 게이트라 한다) 및 콘트롤 게이트 CG(이후, 간단히 게이트라 한다)로 구성되며, FG와 CG는 소스영역S와 드레인영역D상에 배치되어 있다.
즉, 소스영역(이후, 간단히 소스라 한다) S 및 드레인 영역(이후, 간단히 드레인이라 한다) D는 n+-형의 불순물 확산층으로 형성되어 P-형의 Si기판(11A)내에 마련된다. 또 양 게이트 FG 및 CG는 소스 S 및 드레인 D를 가로지르는 영역상에 두께 100[A]정도의 Sio2막(11B,11C)를 끼워서 순차적으로 배치된다. 이 Sio2막은 터널산화막이라 불리우고 양게이트 CG 및 FG는 용량 결합을 한다. 이와같이 메모리 셀(11)은 n-채널의 MOS트랜지스터 아래 Sio2막(11C)를 끼워서 플로팅 게이트 FG를 형성한 구조로 되어 있다.
이 메모리셀(11)의 데이터 가입시의 동작에서 최초의 상태에서의 플로팅 게이트 FG의 전하는 0이며, 이 상태를 정보 1로 정의한다. 이 상태에서 기판(11) 및 소스 S의 전위를 0V로, 게이트 CG를 5V, 드레인 D를 1V로 세팅하면 용량결합에 의해 게이트 FG가 3V로 상승하여 트랜지스터는 도통상태가 된다.
다음에 기판(11A) 및 소스 S의 전위를 0V로 유지한 채로 게이트 CG 및 드레인 D에 각각 12V 및 6V의 전압을 인가하면 이른바 전자사태항복현상(avalanche breakdown phenomenon)을 일으켜서 드레인 D 근방의 고에너지의 전자가 다량으로 포획된다. 이것이 데이터의 기입이다.
이 상태에서 게이트 CG을 5V, 드레인 D를 1V로 하면 플로팅게이트 FG는 -2V와 같이 낮은 전위가 된다. 따라서 트랜지스터는 비도전 상태가 되며, 이것을 논리정보 0이라 정의한다.
여기서 기판(11A)의 게이트 CG를 0V로 세팅하고, 드레인D를 오픈으로 하여 소스 S에 약 12V의 전압을 인가하면 이른바 터널효과가 일어나서 플로팅게이트 FG로부터 소스 S에 전자가 터널하여 게이트 FG의 전자의 수가 감소한다. 이 터널시간을 제어함으로써 플로팅게이트 FG의 전자를 거의 다 제거할 수 있으며 이것이 데이터의 소거가 된다.
즉, 데이터의 기입은 전자사태항복 현상에 의해 메모리셀(11)의 정보를 1로부터 0으로 변화시키는 것을 의미한다. 또 데이터의 소거는 터널효과에 의해 이 정보를 0으로부터 1로 변화시키는 것을 의미한다.
플래시 메모리에서는 소거에 의해 모든 메모리 셀의 정보를 1로 세팅하고 기입에 의해 0의 정보를 소정의 메모리셀(11)에 도입함으로써 필요한 정보를 기억시킨다. 예를들어 드레인 D 및 게이트 CG에 각각 1V 및 5V의 전압을 인가하면 정보 1의 메모리셀(11)에는 드레인 전류가 흐르나 정보 0의 메모리셀(11)에는 드레인 전류가 흐르지 않으며, 이것이 데이터의 판독이 된다.
다음에 메모리셀 배열(21)의 구성을 설명한다.
제 8 도는 메모리셀 베열(21)의 회로를 나타낸다. 메모리셀배열(21)은 행렬로 배치된 메모리셀로 구성된다. 예를들어 제 8 도에 나타낸 바와 같이 4개의 메모리트랜지스터 T00~T11(이후, 간단히 트랜지스터라 한다)를 1단위로 하여 메모리셀 배열(21)을 구성한다. 트랜지스터 T00 및 T01의 각 콘트롤 게이트는 워드선(word line) WL0에 접속되고 트랜지스터 T10 및 T11의 각 콘트롤 게이트는 워드선 WL1에 접속된다.
또한 트랜지스터 T00 및 T10의 각 드레인은 비트선 BL0에 접속되고 트랜지스터 T01 및 T11의 각 드레인은 비트선 BL1에 접속된다. 각 비트선 BL0, BL1은 Y게이트(21B)(비트선 선택용의 트랜지스터)를 거쳐서 감지/기입 증폭회로(22A)에 접속된다. 각 트랜지스터 T00~T11의 소스는 소거용 소스제어회로(21C)에 접속되며, 이 제어회로가 기판(11A) 및 소스(S)의 전위를 제어한다.
예를들어 트랜지스터 T00에 정보를 기입할 경우에는 소스제어회로에 의해 소스의 전위는 0V로 고정되고, 워드선 WL1 및 비트선 BL1에 각각 12V 및 0V가 인가된다. 그리고 트랜지스터 T10, T01 및 T11에는 기입동작이 실행되지 않는다.
소거는 트랜지스터 T00~T11에 대해서 동시에 실행된다. 즉 워드선 WL0 및 WL1은 0V, 비트선 BL0 및 BL1은 전기적으로 오픈상태가 되고, 소스전위는 12V로 승압된다.
트랜지스터 T00로부터 정보를 판독할 경우에는 소스전위는 0V로 고정되고, 워드선 WL0에 5V, 워드선 WL1에 0V가 인가된다. 또, 비트선 BL0를 1V로 세팅하여 감지/기입증폭회로(22A)에 의해 드레인 전류가 흐르는지의 여부를 검출한다. 비트선 BL0에 전류가 흐르면 트랜지스터 T00의 정보는 1이 된다. 이 전류가 흐르지 않으면 그 정보는 0이 된다.
다음에 클록발생부(25)의 구성을 설명한다.
제 9 도에 나타낸 바와같이 클록발생부(25)는 마스터 클록발진회로(25A), 시험전압검출회로(25B) 및 마스터 클록선택회로(25C)로 구성된다.
즉, 마스터 클록발진회로(이후, 간단히 클록발진회로라 한다)(25A)는 클록발진회로(15A)의 일례이며, 통상 동작에 필요한 마스터 클록신호 CLK(이후 간단히 클록신호라 한다)를 발생하는 회로이다. 클록발진회로(25A)의 내부구성은 제10도에서 상술한다.
시험전압 검출회로(25B)는 전압검출회로(15B)의 일례이며, 특정단자 T1에 인가되는 전압상태를 검출하는 회로이다. 예를들어 시험전압 검출회로(25B)는 P-형전계효과 트랜지스터 TP, n-형 전계효과 트랜지스터 TN1~TN3 및 인버터 INV1, INV2로 구성된다. 트랜지스터 T3는 디프레션형(depression type)이다.
특정단자 T1은 트랜지스터 TP의 드레인에 접속되며, 예를 들어 컬럼어드레스 A01을 입력하는 통상 사용단자를 겸용한다. 검출회로(25B)는 특정단자 T1에 인가된 고전압 VHH를 검출하면 검출신호 SHH를 마스터 클록선택회로(25C)(이후, 간단히 선택회로라 한다)에 출력한다.
선택회로(25C)는 클록스위칭회로(15C)의 일례이며, 검출신호 SHH에 의거해서 시험동작에 필요한 클록스위칭 신호 CLK 및 시험클록신호 XCLK중의 어느 것인가를 선택하는 회로이다. 선택회로(25C)는 2입력 NAND 게이트(251), 2입력 AND게이트(252) 및 인버터 INV3로 구성된다.
2입력 AND게이트(252)의 입력부는 전압검출회로(25B)와 특정단자T2에 접속된다. 특정단자T2는 예를들어 블록어드례스 A21을 입력하는 통상 사용단자를 겸용한다. 이 단자 T2에 시험클록신호 XCLK를 외부로부터 공급한다.
다음에 클록발진회로(25A)의 내부구성을 설명한다. 제10도에 나타낸 바와같이 클록발진회로(25A)는 전류바이어스회로(254), 링발진회로(255) 및 출력버퍼(256)로 구성된다.
전류바이어스회로(254)는 P-형 전계효과 트랜지스터 TP1, n-형 전계효과 트랜지스터 TN4 및 저항 R로 구성된다. 저항 R은 폴리실리콘으로 형성되며, 고저항치를 갖는다. 전류바이어스회로(254)의 기능은 링발진회로(255)의 충전전류를 전류미러회로(current mirror circuit)에 의해 그 발진주파수를 일정하게 한다. 이것은 처리조건의 변화나 전원전압, 온도의 변동에 의해 발진주파수가 불안정하게 되는 것을 방지한다
링 발진회로(255)는 P-형 전계효과 트랜지스터 TP2~TP7,n-형 전계효과 트랜지스터 TN5~TN13 및 용량 C1~C3로 구성되며 내부회로의 지연시간에 의해 설정된 주파수의 신호를 발생한다.
출력버퍼회로(255)는 P-형 전계효과 트랜지스터 TP8~TP10, n-형 전계효과 트랜지스터 TN14~TN16, 2입력 NAND게이트(51), 2입력 NOR게이트(52) 및 인버터 INV4, INV5로 구성된다. 이에따라 스타트 신호를 하이레벨로 세트하면 출력버퍼회로(256)는 클록신호 CLK 및 반전클록신호 CLKX를 출력한다.
다음에 계수회로의 내부구성을 설명한다. 제11도는 각 실시예에 의한 계수회로의 내부구성을 나타낸다. 예를들어 기입/소거 타이밍 발생회로(24F)의 어드레스계수를 구성하는 회로는 제11도에 나타낸 바와같이 8개의 P-형 전계효과 트랜지스터 TP21~TP28, 10개의 n-형 전계효과 트랜지스터 TN21~TN210 및 2개의 인버터 INV6, INV7으로 구성된다.
이 회로의 기능은 클록신호 CLK, 반전클록신호 CLKX, 클리어신호 CLR 및 반전클리어신호 CLRX에 의거해서 계수 데이터 Q 및 반전계수 데이터 QX를 발생한다. 또한 시험클록신호 XCLK, 반전시험 클록신호 XCLK, 클리어신호 CLR 및 반전클리어신호 CLRX에 의거해서도 계수 데이터 Q 및 반전계수데이터 QX를 발생한다.
예를들어 신호 CLR=H레벨 및 신호 CLRX=L레벨로 함으로써 데이터 Q 및 QX가 리세트되어, 즉 출력 Q는 L레벨로 고정되고 출력 QX는 H레벨로 고정된다. 또한 신호 CLR=L레벨, 신호 CLRX=H레벨로 함으로써 계수가 가능해지며, 즉 출력 Q 및 QX가 신호 CLR 및 CLRX에 상응해서 L 또는 H로 된다.
제12도는 본 발명의 각 실시예에 의한 어드레스계수 회로의 대표적 구성을 나타낸다. 제12도에 나타낸 바와같이 어드레스계수 회로는 계수회로 CC1,…, CC4,…를 접속하여 형성된다. 계수회로 CC1에는 제11도에 나타낸 회로가 사용된다.
여기서 계수회로 CC1의 입력부는 선택회로(25C)에 접속되어 선택회로에 의해 선택되는 클록신호 CLK, CLKX 또는 시험클록신호 XCLK, 반전시험클록신호 XCLK에 의거해서 어드레스 A0, A0X, A1, A1X, A2, A2X……를 순차적으로 발생할 수가 있다. 그리고 어드레스 계수회로의 동작률(operation rate)은 마스터 클록신호 CLK 또는 시험클록신호 XCLK의 주기의 1/2이다.
상술한 기입/소거 타이밍 발생회로(24F)에는 기입펄스 시간과 소거 펄스시간을 설정하는 타이머 계수회로가 설치된다. 타이머 계수회로를 구성할 경우에는 희망하는 단수만큼의 계수회로를 접속한다. 이렇게 하면 희망하는 시간에 대응하여 데이터를 꺼낼수가 있다.
다음에 본 발명의 제 1 실시예에 의한 플래시 메모리의 시험방법을 설명한다. 예를들어 마스터 클록신호 CLK를 외부의 시험클록신호 XCLK로 전환하여 메모리의 동작시험을 할 경우에 제13도에 나타낸 바와같이 LSI테스터(100)와 피시험 대상이 되는 플래시 메모리(101)간을 접속한다.
여기서 컬럼어드레스 A01의 단자에 통상 사용전압 VCC보다 높은 전압 VHH를 공급한 상태에서 블록어드레스 A21의 단자를 통해 시험클록신호 XCLK를 공급한다. 그리고 시험클록신호 XCLK는 클록신호 CLK의 발진주파수 보다 높게 설정한다.
이에따라 제14도에 나타낸 바와같이 전압 VHH가 전압 검출회로(25B)에 의해 검출되면 그것이 선택회로(25C)에 출력되어 여기에서 검출신호 SHH에 의거해서 클록신호 CLK 대신에 시험클록신호 XCLK가 선택된다. 이 시험클록신호 XCLK에 의거해서 기억장치의 동작시험이 이루어진다.
즉, 어드레스디코더(23)에서 자동제어회로(24)를 통해 시험클릭신호 XCLK에 의거해서 어드레스 A0, A0X, A1, A1X, A2, A2X…가 자동 발생된다. 제7A도~제7C도 및 제 8 도에 관해 상술한 바와같이 기입/판독회로(22)에 의해 어드레스 A0, AX……에 의거해서 메모리셀배열(21)의 플로팅 게이트 FG에 전하가 주입되어 즉, 데이터 D가 자동기입되어 데이터 기입시험이 실행된다.
또한 데이터 판독시험시에는 기입/판독회로(22)에 의해 메모리셀배열(21)이 ON으로 세팅되어 데이터 D가 자동 판독된다. 또한 데이터 소거 시험시에는 기입/판독회로(22)에 의해 메모리셀배열(21)의 게이트 FG로부터 빠져나가서 데이터 D가 자동소거된다.
이 기억장치를 통상 동작으로 복귀시킬 경우에는 전압 VHH의 공급을 끊어 통상 사용전압 VCC에 의존되는 어드레스를 인가한다. 이에따라 클록발진회로(25A)에 의해 발생된 클록신호 CLK가 선택회로(25C)에 의해 선택된다. 클록신호 CLK에 의해 기억장치는 통상 동작을 한다.
이렇게 하여 본 발명의 제 1 실시예에 의한 플래시 메모리는 제 6 도에 나타낸 바와같이 메모리 셀배열(21), 기입/판독회로(22), 어드레스디코더(23) 및 자동제어회로(24)를 구비하고, 클록발진회로(25A), 전압검출회로(25B) 및 선택회로(25C)로 된 클록출력회로(25)가 자동제어회로에 설치된다.
그러므로 본 발명 플래시 메모리는 제 9 도에 나타낸 바와같은 컬럼어드레스 A01의 입력단자 T1에 인가된 시험전압이 전압검출회로(25B)에 의해 검출되면 통상 사용시의 마스터 클록신호 CLK와 다른 주파수의 시험클록신호 XCLK에 의거해서 플래시 메모리의 동작시험을 할 수 있으므로, 통상 동작시의 처리속도에 의존하지 않는 고속동작 시험을 할 수 있는 이점을 제공한다.
동작시험시에는 제13도에 나타낸 바와같이 LSI테스터(100)측에서 시험클록신호 XCLK의 주파수를 가변하여 고속클록신호를 메모리(101)에 공급한다. 종래예와 비교해서 제어명령 DIN을 입력하고나서 시험결과 DOUT를 얻을때까지의 시간을 단축할 수 있으므로 고속시험을 가능케 한다.
이에따라 자동제어회로(24) 자체의 전체 동작시험기간 뿐만 아니라 이 자동제어회로(24)내의 타이밍에 관계되는 각종 한계시험(marginal test)시간도 부여할 수가 있어서 전반적인 시험효율과 각종 타이밍 시험정밀도의 향상에 공헌할 수가 있다.
또한 본 발명에 의하면 내부의 마스터 클록신호 CLK를 외부의 시험클록신호 XCLK로 용이하게 대체할 수가 있다. 따라서 클록발생회로(25A)에 이상이 있을 경우에도 자동제어회로(24)를 외부로부터 동작시킬 수 있다. 이에따라 내부고정 검출을 신속히 할 수 있으며, 신규 메모리의 개발 효율의 향상과 개발시간의 단축에 크게 공헌한다.
정보처리의 고기능, 고성능에 수반하여 메모리 용량이 증가한 경우라도 상기한 특징에 의해 자동제어회로(24)의 동작 확인의 고속화를 기할 수 있으므로 시험기간이나 시험비용의 저감화를 기할 수 있다.
(2) 제 2 실시예
제 2 실시예에서는 제 1 실시예와 달리 자동제어회로(34)에는 블록어드레스 A20~A22를 입력하는 단자에 접속된 클록발생부(35)가 설치되어 있다.
본 발명의 제 2 실시예에 의한 플래시 메모리는 메모리셀 배열(21), 기입/판독회로(22), 어드레스디코더(23) 및 자동제어회로(34)로 구성된다. 자동제어회로(34)는 제어회로(14)의 다른 실시예이며 데이터 D의 기입, 소거 또는 판독을 자동제어하는 회로이다. 예를들어 자동제어회로(34)는 명령레지스터(34A), 상태레지스터(34B), CE/OE/WE 제어논리(34C), 데이터비교회로(34D), 기입/소거 선택회로(34E), 기입/소거 타이밍 발생회로(34F) 및 클록발생부(35)로 구성된다.
클록발생부(35)는 클록출력회로(15)의 다른 실시예이며, 예를들어 제16도에 나타낸 바와같이 3개의 클록발생수단 C1~C3(n=3)으로 구성된다. 클록발생유닛 C1은 클록발진회로(35A), 전압검출회로(35B), 2입력 NAND 게이트(351) 및 인버터 INV8, INV9으로 구성된다.
클록발진회로(35A)는 클록발진회로(15D)의 일례이며 통상 동작에 요하는 주파수 f1의 클록신호 CLK(f1)를 발생한다. 전압검출회로(35B)는 전압검출회로(15E)의 일례이며 블록어드레스 A21의 입력단자 T1에 접속되어 이 단자에 인가되는 전압상태를 검출하여 검출신호 SHH를 2입력 NAND 게이트(351)에 출력한다.
2입력 NAND게이트(351)는 출력제어회로(15F)의 일례이며 검출신호 SHH에 의거해서 블록신호 CLK(f1)의 출력을 제어한다. 인버터 INV8는 신호 CLK(f1)을 반전하고 인버터 INV9은 신호 SHH를 반전한다.
클록발생유닛 C2는 클록발진회로(35C), 전압검출회로(35D), 2입력 NAND게이트(352) 및 인버터 INV10으로 구성된다. 클록발진회로(35C)는 시험 동작에 요하는 주파수 f2의 클록신호 CLK(f2)를 반전한다.
전압검출회로(35D)는 블록어드레스 A22의 입력단자 T2에 접속되어 이 단자에 인가되는 전압상태를 검출하여 검출신호 SHH를 2입력 NAND 게이트(352)에 출력한다. 2입력 NAND 게이트(352)는 검출신호 SHH에 의거해서 클록신호 CLK(f2)의 출력을 제어한다. 인버터 INV10은 신호 CLK(f2)를 반전한다.
클록발생유닛 C3는 클록발진회로 (35E), 전압검출회로(35F), 2입력NAND게이트(353) 및 인버터 INV11로 구성된다. 클록발진회로(35E)는 시험동작에 요하는 주파수 f3의 클록신호 CLK(f3)를 발생한다.
전압검출회로(35F)는 블록어드레스 A23의 입력단자 T3에 접속되어 이 단자에 인가되는 전압상태를 검출하여 검출신호 SHH를 2입력 NAND 게이트(353)에 출력한다. 2입력 NAND게이트(353)는 검출신호 SHH에 의거해서 클록신호 CLK(f3)의 출력을 제어한다. 인버터 INV11은 신호 CLK(f3)를 반전한다.
메모리셀 배열(21), 기입/판독회로(22), 어드레스디코더(23)의 기능 및 자동제어회로(34)의 명령레지스터(34A), 상태레지스터(34B), CE/OE/WE 제어논리(34C), 데이터 비교회로(34D), 기입/소거 선택회로(34E), 기입/소거 타이밍 발생회로(34F)의 각 기능은 제 1 실시예의 경우와 같기 때문에 그 설명을 생략한다.
다음에 본 발명의 제 2 실시예에 의한 플래시 메모리의 시험방법에 대하여 설명한다. 예를들어 마스터 클록신호 CLK(f1)를 내부의 시험클록신호 CLK(f3)로 전환하여 동작시험을 할 경우에 제17도에 나타낸 바와같이 우선 LSI테스터(100)와 피시험대상이 되는 플래시 메모리(102)를 접속한다.
이 경우에 블록어드레스 A21, A23에는 통상 사용전압 VCC보다 높은 전압 VHH를 인가한 상태로 한다. 또한 전압검출회로(35B,35F)가 전압 VHH를 검출하면 이 검출신호 SHH를 각각 2입력 NAND 게이트(351,353)에 출력한다.
이에따라 클록발생유닛 C1의 출력은 금지되고 클록발생유닛 C3의 출력이 허가되어 제18도에 나타낸 바와 같이 통상 동작에 요하는 클록신호 CLK(f1)에 대신하여 시험동작에 요하는 클록신호 CLK(f3)가 출력된다. 본 플래시메모리(102)에서는 시험클록신호 CLK(f3)에 의거해서 동작시험을 실시하고, 그 결과 신호 DOUT가 LSI테스터(100)에 출력된다.
이와같이 하여 본 발명의 제 2 실시예의 플래시 메모리에 의하면 제16도에 나타낸 바와같이 3개의 클록발생수단 C1~C3가 마련되고, 이들의 출력부가 공통으로 접속되며, 1개의 클록발생수단(예를들어 C1)은 클록발진회로(이 경우에는 35A), 전압검출회로(35B) 및 2입력 NAND게이트(351)로 구성된다.
그러므로 컬럼어드레스 A21~A23을 입력하는 단자에 인가된 전압상태에 의거해서 통상 사용시의 클록신호 CLK(f1)보다 높은 주파수 f3의 클록신호 CLK(f3)에 의거해서 동작시험을 하므로, 통상 동작시의 처리속도에 의존하지 않고 메모리의 고속시험을 할 수가 있다.
제 1 실시예의 경우와 마찬가지로 상기의 특징은 자동제어회로(34)의 동작확인 처리의 고속화를 증진하고, 그 이후의 회로시험을 용이하게 시험기간과 시험비용의 감소에 공헌한다.

Claims (7)

  1. 반도체메모리의 동작전압보다도 높은 전압의 모드선택신호가 공급되는 단자와, 상기 모드선택신호의 전압을 검출하는 전압검출기와, 각각 서로 다른 소정의 주파수를 발생하는 적어도 2개의 클록발생수단과, 상기 전압검출기에 의해 검출된 모드선택신호에 응답하여 상기 소정의 주파수의 클록신호를 선택하는 출력회로와, 상기 출력회로에 의해 선택된 클록신호에 응답하여 반도체메모리의 메모리셀의 데이터를 기입, 판독 및 소거하는 제어수단으로 구성된 것을 특징으로 하는 불휘발성 반도체기억장치.
  2. 제 1항에 있어서, 상기 단자를 통하여 상기 모드선택신호를 입력하는 어드레스 디코더를 더 구비하며, 상기 어드레스 디코더는 상기 제어수단에 의해 제어되도록 상기 제어수단에 접속된 것을 특징으로 하는 불휘발성 반도체 기억장치.
  3. 제 2 항에 있어서, 상기 단자는 상기 메모리 셀의 어드레스 단자인 것을 특징으로 하는 불휘발성 반도체 기억장치.
  4. 제 1 항에 있어서, 상기 메모리셀은 불휘발성 메모리 셀인 것이 특징인 불휘발성 반도체 기억장치.
  5. 복수의 메모리셀을 갖는 메모리셀 배열을 갖고, 각각 서로 다른 소정의 주파수를 발생하는 적어도 2개의 클록발생수단을 갖고, 상기 복수의 메모리셀의 데이터를 기입, 판독, 소거하는 제어수단을 갖고, 상기 클록발생수단의 클록신호를 선택하는 선택수단을 갖는 불휘발성 반도체 기억장치의 시험방법에 있어서 모드선택신호를 공급하고 상기 모드선택신호에 따라 선택된 클록신호를 상기 제어수단에 입력하여 시험하는 불휘발성 반도체 기억장치의 시험방법.
  6. 제 5 항에 있어서, 상기 모드선택신호의 전압은 통상 동작전압보다 높은 것을 특징으로 하는 불휘발성 반도체 기억장치의 시험방법.
  7. 제 5 항에 있어서, 상기 메모리 셀은 불휘발성 메모리셀인 것이 특징인 불휘발성 반도체 기억장치의 시험방법.
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