KR100827700B1 - 불휘발성 메모리 장치에서의 내부 고전압 측정 방법 및전압 출력회로 - Google Patents

불휘발성 메모리 장치에서의 내부 고전압 측정 방법 및전압 출력회로 Download PDF

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Abstract

본 발명은 불휘발성 메모리 장치에서의 내부 고전압 측정 방법 및 전압 출력회로를 개시한다. 본 발명에 따른 불휘발성 반도체 메모리 장치에서의 전압 출력회로는, 미리 설정된 타겟 전압레벨에 추종되는 내부 고전압을 생성하기 위한 고전압 발생기와, 상기 고전압 발생기로부터 출력되는 내부 고전압을 선택 출력 모드들에 따라 다양하게 얻을 수 있도록 하기 위해 선택에 응답된 샘플링 펄스를 생성하는 샘플링 펄스 생성부와, 상기 샘플링 펄스 생성부의 샘플링 펄스에 응답하여 상기 고전압 발생기로부터 출력되는 내부 고전압을 샘플링하고 설정된 타임구간동안 홀딩하는 샘플 및 홀드회로를 구비함에 의해, 측정 정확도가 개선되고 테스트 시간이 단축되는 효과가 있다.
Figure R1020070005035
불휘발성 반도체 메모리, 고전압 발생기, 샘플링, 홀드, 전압 테스팅

Description

불휘발성 메모리 장치에서의 내부 고전압 측정 방법 및 전압 출력회로{Method for testing internal high voltage in non-volatile semiconductor memory device and voltage outputting circuit therefor}
도 1은 통상적인 불휘발성 반도체 메모리 장치의 블록도
도 2는 도 1중 메모리 셀 어레이의 세부 구조를 보인 등가회로도
도 3은 도 2에 보여지는 메모리 셀의 제조단면을 보여주는 도면
도 4는 도 1중 고전압 발생기의 세부적 구성을 보여주는 회로블록도
도 5는 도 4의 고전압 발생기로부터 얻어지는 내부 고전압의 출력 파형도
도 6은 본 발명의 실시예에 따른 전압 출력회로의 블록도
도 7은 도 6중 샘플링 펄스 생성부의 구현예를 보인 구체적 블록도
도 8은 도 6중 샘플 및 홀드 회로의 구현예를 보인 구체적 회로도
도 9는 도 6에 따른 전압 출력회로의 다양한 전압 출력 타이밍도
본 발명은 불휘발성 반도체 메모리 장치에 관한 것으로, 특히 플로팅 게이트에 전하를 주입하거나 방출하는 것에 의해 데이터를 저장하는 불휘발성 반도체 메모리 장치에서의 내부 고전압 측정 방법 및 전압 출력회로에 관한 것이다.
근래에 컴퓨터 등과 같은 정보처리 장치의 급속한 발전에 따라 정보처리 장치의 중요 부품으로서 채용되는 반도체 메모리 장치도 고속 동작화 및 대용량화되는 추세이다.
통상적으로, 반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 불휘발성 반도체 메모리 장치로 나뉘어진다. 휘발성 반도체 메모리 장치는 다시 다이나믹 랜덤 억세스 메모리(dynamic random access memory)와 스태틱 랜덤 억세스 메모리 (static random access memory)로 분류될 수 있다. 그러한 휘발성 반도체 메모리 장치는 읽고 쓰는 속도 면에서는 빠르지만 외부 전원 공급이 끊기면 메모리 셀에 저장된 내용이 사라져 버리게 되는 단점을 갖는다. 한편, 불휘발성 반도체 메모리 장치는 마스크 롬(mask read only memory: MROM), 프로그래머블 리드 온리 메모리(programmable read only memory:PROM), 소거 및 프로그램 가능한 리드 온리 메모리(erasable programmable read only memory:EPROM), 전기적으로 소거 및 프로그램 가능한 리드 온리 메모리(electrically erasable programmable read only memory:EEPROM) 등으로 분류된다.
상기한 종류의 불휘발성 반도체 메모리 장치는 외부의 전원 공급이 중단되더라도 메모리 셀내에 그 내용을 영구적으로 보존할 수 있기 때문에 전원 공급의 여 하에 관계없이 보존되어야 할 내용을 기억시키는데 주로 쓰여진다. 그렇지만, 상기 MROM, PROM, EPROM의 경우에는 일반 사용자들이 전자적 시스템을 통해 자체적으로 소거와 쓰기(또는 프로그램)를 행하는 작업이 자유롭지 않다. 즉, 온-보오드(on-board)상태에서 프로그램된 내용을 소거하거나 재프로그램 하는 것이 용이하지 않은 것이다. 이와는 달리, 상기 EEPROM의 경우에는 전기적으로 소거와 쓰기를 행하는 작업이 시스템 자체적으로 가능하므로 계속적인 내용 갱신이 필요한 시스템 프로그램 저장장치나 보조기억장치로의 응용이 지속적으로 확대되고 있는 실정이다.
최근의 컴퓨터 또는 마이크로 프로세서에 의해 제어되는 여러 전자적 장치들은 고밀도의 전기적으로 소거 및 프로그램 가능한 상기 EEPROM의 개발을 더욱 요구하고 있는 것이다. 더우기, 디지털 카메라 등의 데이터 저장장치는 사이즈가 컴팩트할 것이 요구되며, 또한 휴대용 컴퓨터 또는 노트북 크기의 바테리 전원 컴퓨터 시스템에서 보조 메모리 장치로써 회전 자기 디스크를 가지는 하드 디스크 장치를 사용하는 것은 상대적으로 넓은 면적을 점유하기 때문에, 그러한 시스템의 설계자들은 보다 작은 면적을 점유하는 고밀도, 고성능의 EEPROM의 개발에 큰 흥미를 가진다.
EEPROM 설계 및 제조기술이 진보됨에 따라 출현된 플래쉬 소거기능을 가지는 플래쉬(Flash) EEPROM은 통상의 EEPROM에 비해 집적도가 높아 대용량 보조기억장치로의 응용에 매우 유리하다. 상기 플래쉬 EEPROM은 단위 메모리 셀 어레이 구성을 어떤 형태로 가지느냐에 따라 NAND 타입(type), NOR 타입, 또는 AND 타입 등으로 구별되는데, NOR 타입이 NAND 타입에 비해 고속 동작 특성을 갖는다는 것이 본 분 야에서 널리 알려져 있다.
도 1은 통상적인 불휘발성 반도체 메모리 장치의 블록도이다. 상기 도 1에 보여지는 장치 블록들은 2002년 2월 28일자로 미국에서 공개된 미국특허공개번호 US 2002/0024330호에 개시된 바 있다.
도 1에서, 입출력 버퍼(22), 메모리 셀 어레이(10), X 디코더(12), Y 디코더(18), 레지스터(14, Y 게이트(16), 리드/라이트 회로(20), 코멘드 디코더(24), 리드/라이트/소거 제어회로(26), 기준 전압을 발생하는 REF 발생기(28), 및 내부 고전압을 발생하는 HV 발생기들(30,32)은 플래시 EEPROM을 구성한다.
도 2는 도 1중 메모리 셀 어레이의 세부 구조를 보인 등가회로도이고, 도 3은 도 2에 보여지는 메모리 셀의 제조단면이 보여진다.
도 2를 참조하면, 메모리 셀 트랜지스터가 워드라인들(WL1-WLn)과 비트라인들(BL1-BLn)의 교차점 마다 연결된 노아 타입 메모리 셀 어레이 구조가 보여진다. 각각의 메모리 셀 트랜지스터는 플로팅 게이트(FG)와 콘트롤 게이트(CG)를 갖는 모오스 트랜지스터로 구성된다. 메모리 셀 트랜지스터(MC1)의 드레인 노드(D)는 대응되는 비트라인(BL1)에 연결되고, 소오스 노드(S)는 접지에 연결되며, 콘트롤 게이트는 대응되는 워드라인(WL1)에 등가적으로 연결된다.
상기 메모리 셀 트랜지스터(MC1)는 도 3에서 보여지는 바와 같은 제조단면 구성을 갖는다. 도 3에서, 메모리 셀 트랜지스터의 플로팅 게이트(7)에는 프로그램 조건에 의해 전자가 주입되거나, 소거 조건에 의해 플로팅 게이트에 존재하던 전자가 기판(2)을 통해 빠져 나간다. 프로그램(또는 쓰기)동작은 공지의 열전자 주 입(Hot-Electron Injection)으로 소거 동작은 공지의 F-N 터널링 전류(tunneling current)를 이용함으로써 달성된다. 예컨대, 소거 시에는 기판에 매우 높은 6-8볼트의 고전위를 인가하고 상기 CG(콘트롤 게이트)에 -10볼트 정도의 낮은 전위를 인가한다. 이 경우에 CG와 FG(플로팅 게이트)사이의 커패시턴스와 FG와 기판사이의 커패시턴스와의 커플링 비에 의해 결정된 전위가 상기 FG에 인가된다. 상기 FG에 인가된 플로팅 게이트 전압 Vfg와 기판에 인가된 기판전압 Vsub간의 전위차가 F-N 터널링을 일으킬 수 있는 전위차보다 크면 상기 FG에 모여 있던 전자들이 FG(7)에서 기판(2)으로 이동하게 된다. 이와 같은 동작이 일어나면 CG, FG와 소오스 및 드레인으로 구성된 메모리 셀 트랜지스터의 문턱전압(Vt)가 낮아지게 된다. 상기 Vt가 충분히 낮아져서 리드 동작 조건에서 전류가 흐르게 되면 우리는 이것을 "ERASE"되었다 라고 하고, 논리적으로(logically) "1" 로서 흔히 표시한다.
한편, 프로그램 동작 시에는 소오스와 드레인에 0 V를 인가하고 CG에 10V 정도의 높은 전압을 인가하게 된다. 이 때 채널 영역엔 반전층(inversion layer)이 형성되면서 소오스와 드레인이 모두 0 V의 전위를 갖게 된다. CG와 FG사이 그리고 FG와 채널 영역사이의 커패시턴스의 비에 의해 결정된 Vfg와 Vchannel (0 V)사이에 인가된 전위차가 열전자 주입을 일으킬 수 있을 만큼 충분히 커지면 전자가 채널영역에서 FG(7)로 이동하게 된다. 이 경우 Vt가 5-9V 정도로 증가하게 되며 미리 설정한 양의 리드 전압을 CG에 가하고 소오스에는 0 V를 가하고 드레인에 적당한 양의 전압을 가했을 때 전류가 흐르지 않게 되면 우리는 이것을 "PROGRAM" 되었다 라고 하고 논리적으로 "0" 으로 흔히 표시한다.
실질적으로, 상기 메모리 셀 트랜지스터의 FG와 채널간에 전자가 이동되는 현상은 프로그램과 소거동작에서만 일어나며, 리드동작에서는 상기 동작들이 종료된 후 메모리 셀 트랜지스터에 저장된 데이터를 해침이 없이 그대로 읽기만 하는 동작이 일어난다.
리드(read )동작에서, 다음과 같은 바이어스 전압 조건이 주어진다. 메모리 셀 트랜지스터의 CG에는 약 4.5V 정도의 리드전압이 인가되고, 소오스 노드(4)와 기판(2)에는 0V의 접지전압이 인가된다. 그러면 선택된 메모리 셀 트랜지스터의 프로그램 상태에 따라 대응되는 비트라인 상에는 전류가 흐르거나 흐르지 않게 된다. 정해진 전압조건에서 프로그램된 메모리 셀의 문턱전압(threshold voltage)이 기준치보다 높으면 그 메모리 셀은 오프셀(off-cell)로 판독되어 대응되는 비트라인 상에는 높은 레벨의 전압이 충전된다. 반대로, 프로그램된 메모리 셀의 문턱전압이 기준치보다 낮으면 그 메모리 셀은 온셀(on-cell)로 판독되어 해당하는 비트라인은 낮은 레벨로 방전된다. 이러한 비트라인의 상태는 리드 회로(20)내의 센스앰프를 통하여 "0" 이나 "1"로 최종적으로 판독되는 것이다.
상기 EEPROM 셀 트랜지스터들로서의 복수의 메모리 셀 트랜지스터들은 초기에 예를 들면, 약 1-3V 정도의 문턱 전압을 갖도록 소거된다. 메모리 셀을 프로그램하기 위해서, 소정 시간 동안 선택된 메모리 셀의 워드 라인으로 고전압을 인가하면, 상기 선택된 메모리 셀이 더 높은 문턱 전압으로 변화되는 반면에, 프로그램시 선택되지 않은 메모리 셀들의 문턱 전압들은 변화되지 않는다.
도 3과 같은 메모리 셀 트랜지스터를 메모리 셀로서 갖는 노아 타입 플래쉬 메모리 장치에서는 프로그램, 소거, 및 리드 동작을 수행하기 위해 공급 전원전압보다 높은 고전압이나 네거티브 전압이 필요함을 알 수 있다. 그러한 고전압은 도 1에서 보여지는 바와 같은 HV 발생기들(30,32)에 의해 생성되는 전압들이다. 그러한 전압 발생기들은 반도체 메모리 장치의 제조 직후에 제조 메이커 단계에서 세팅작업을 거치게 된다. 그러한 세팅 작업은 설정된 전압을 인가하였을 때 출력이 정상적으로 나오는 지를 측정하기 위한 테스트 작업과 그러한 테스트 작업에 근거하여 출력 전압을 조정하는 조정작업으로 나뉘게 된다.
종래의 경우에는, 상기 HV 발생기들(30,32)로부터 얻어지는 전압을 여러 시점에서 나누어 반복 측정을 행하고 그에 따른 전압 값을 파악하였기 때문에 측정의 정확도가 떨어지고 반복 측정의 횟수증가에 따른 테스트 시간이 긴 문제점이 있어왔다. 예를 들어, 리드 전압을 생성하는 리드 전압 발생기의 경우에 측정 결과 값은 내부 고전압의 진동 폭 만큼 변화를 갖게 되므로, 원하는 시점의 값을 측정하기 위해서는 수백 회 내지 수천 회의 반복 측정을 통해 진동 폭을 추측하고 그 결과로 원하는 시점의 전압을 얻는다. 따라서, 측정의 정확도가 낮고 테스트 시간이 오래 걸린다.
따라서, 불휘발성 반도체 메모리 장치에서의 전압 발생기로부터 출력되는 전압을 보다 정확하고 신속하게 테스트 할 수 있는 대책이 본 분야에서 강력히 요망된다.
따라서, 본 발명의 목적은 종래 기술의 문제점을 극복할 수 있는 불휘발성 반도체 메모리 장치를 제공함에 있다.
본 발명의 다른 목적은 불휘발성 반도체 메모리 장치에서의 내부 고전압 측정 방법 및 전압 출력회로를 제공함에 있다.
본 발명의 또 다른 목적은 불휘발성 반도체 메모리 장치에서의 전압 발생기로부터 출력되는 전압을 보다 정확하게 테스트 할 수 있는 방법 및 전압 출력회로를 제공함에 있다.
본 발명의 또 다른 목적은 불휘발성 반도체 메모리 장치에서의 전압 발생기로부터 출력되는 전압을 테스트하는데 걸리는 시간을 보다 단축할 수 있는 방법 및 전압 출력회로를 제공함에 있다.
본 발명의 또 다른 목적은 불휘발성 반도체 메모리 장치에서의 전압 발생기로부터 출력되는 내부 고전압을 보다 정확하고 신뢰성 있게 테스트할 수 있는 방법 및 전압 출력회로를 제공함에 있다.
본 발명의 또 다른 목적도 노아 타입 플래시 메모리의 리드 전압 발생기의 전압 출력 특성을 다양한 시점에서 보다 정확하고 빠르게 테스트할 수 있는 개선된 방법 및 전압 출력회로를 제공함에 있다.
상기한 목적들을 달성하기 위한 본 발명의 양상(aspect)에 따라, 불휘발성 반도체 메모리 장치에서의 전압 출력회로는, 미리 설정된 타겟 전압레벨에 추종되는 내부 고전압을 생성하기 위한 고전압 발생기와, 상기 고전압 발생기로부터 출력되는 내부 고전압을 선택 출력 모드들에 따라 다양하게 얻을 수 있도록 하기 위해 선택에 응답된 샘플링 펄스를 생성하는 샘플링 펄스 생성부와, 상기 샘플링 펄스 생성부의 샘플링 펄스에 응답하여 상기 고전압 발생기로부터 출력되는 내부 고전압을 샘플링하고 설정된 타임구간동안 홀딩하는 샘플 및 홀드회로를 구비한다.
바람직하기로, 상기 선택 출력 모드들은, 상기 내부 고전압의 출력 레벨에 대한 최소치, 최대치 또는 전체 파형을 샘플링할 수 있도록 하는 선택 모드를 포함할 수 있다.
상기 샘플링 펄스 생성부는, 바람직하기로,
외부 선택 입력데이터에 응답하여 상기 내부 고전압의 출력 레벨에 대한 최소치, 최대치 또는 전체 파형 중의 하나를 샘플링하기 위한 선택 모드 결정신호를 출력하는 모드 선택 스위치와;
상기 선택 모드 결정신호의 제1 선택 활성화에 응답하여 고전압 펌프 인에이블 신호에 응답된 제1 샘플링 펄스를 생성하는 제1 펄스 제너레이터와;
상기 선택 모드 결정신호의 제2 선택 활성화에 응답하여 상기 고전압 펌프 인에이블 신호에 응답된 제2 샘플링 펄스를 생성하는 제2 펄스 제너레이터와;
상기 선택 모드 결정신호의 제3 선택 활성화에 응답하여 상기 고전압 펌프 인에이블 신호에 응답된 제3 샘플링 펄스를 생성하는 클럭 제너레이터를 구비할 수 있다.
바람직하기로, 상기 모드 선택 스위치는 2입력 3출력 디멀티플렉서일 수 있다.
상기 샘플 및 홀드회로는, 바람직하기로,
상기 샘플링 펄스 생성부의 샘플링 펄스의 활성화 구간동안 상기 고전압 발생기로부터 출력되는 내부 고전압을 샘플링 노드에 전달하기 위한 입력 스위칭부와;
상기 샘플링 노드에 전달된 내부 고전압을 저장하기 위한 전하 저장부와;
상기 전하 저장부에 저장된 내부 고전압을 일정 시간동안 유지하는 홀딩 레벨 출력부를 구비할 수 있다.
바람직하기로, 상기 입력 스위칭부는, 상기 샘플링 펄스를 게이트 단자로 수신하고 상기 내부 고전압을 드레인 단자로 수신하는 엔형 모오스 트랜지스터 또는 씨모오스 전송 게이트를 포함할 수 있다.
또한 바람직하기로, 상기 전하 저장부는 상기 샘플링 노드와 접지간에 연결된 모오스 커패시터일 수 있다.
또한, 상기 홀딩 레벨 출력부는 외부 동작전압에 의해 동작되며 상기 샘플링 노드에 비반전 단자가 연결되고 반전단자가 출력단에 연결된 연산 증폭기를 포함할 수 있다.
또한, 상기 내부 고전압은 노아 플래시 메모리의 리드 전압이나 프로그램 전압, 또는 소거 전압에 상응하는 레벨을 가질 수 있다.
본 발명의 다른 양상에 따라, 미리 설정된 타겟 전압레벨에 추종되는 내부 고전압을 생성하기 위한 고전압 발생기를 칩 내부에 구비한 불휘발성 반도체 메모리 장치에서의 내부 고전압 측정방법은,
복수의 선택모드들 중 하나가 선택된 경우에 그 선택에 따른 샘플링 펄스를 생성하는 단계와;
상기 샘플링 펄스의 활성화 시점에 맞추어 출력되는 상기 내부 고전압을 샘플링하는 단계와;
상기 샘플링된 내부 고전압을 설정된 타임구간동안 홀딩하여 일정 레벨의 출력전압이 유지되도록 하는 단계와;
상기 홀딩된 전압을 패드를 통해 외부에서 측정하는 단계를 구비한다.
상기한 바와 같은 본 발명의 장치적 방법적 구성에 따르면, 원하는 시점의 전압을 직류에 가까운 신호로 출력할 수 있기 때문에 측정 정확도가 개선되고 테스트 시간이 단축된다. 따라서, 반도체 장치의 칩 내에 탑재된 고전압 발생기의 출력 특성을 외부의 테스트 장비를 통해 신속하고 정확히 측정하는 것이 가능하게 되고 그에 따른 전압 세팅작업도 신속해지므로 노아 플래쉬 메모리 등과 같은 불휘발성 반도체 메모리 장치의 동작 신뢰성이 개선된다.
이하에서는 본 발명의 바람직한 실시 예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어서, 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이, 도 4 내지 도 9를 참조로 설명되어질 것이다.
먼저, 도 4는 도 1중 고전압 발생기의 세부적 구성을 보여주는 회로블록도이고, 도 5는 도 4의 고전압 발생기로부터 얻어지는 내부 고전압의 출력 파형도이다. 또한, 도 6은 본 발명의 실시예에 따른 전압 출력회로의 블록도이고, 도 7은 도 6 중 샘플링 펄스 생성부의 구현예를 보인 구체적 블록도이며, 도 8은 도 6중 샘플 및 홀드 회로의 구현예를 보인 구체적 회로도이다. 도 9는 도 6에 따른 전압 출력회로의 다양한 전압 출력 타이밍도이다.
먼저, 본 발명에 따른 기술적 컨셉의 핵심은, 미리 설정된 타겟 전압레벨에 추종되는 내부 고전압을 생성하기 위한 고전압 발생기를 칩 내부에 구비한 불휘발성 반도체 메모리 장치에서 고전압 발생기로부터 출력되는 내부 고전압을 측정할 경우에, 필요한 시점에서 내부 고전압을 레벨 고정된 상태로 얻는 것이다. 이를 위해, 샘플링 펄스 생성부와 샘플 및 홀드 회로가 도 6에서와 같이 마련된다.
도 6을 설명하기 이전에, 본 발명에 대한 보다 철저한 이해를 돕기 위한 의도이외에는 다른 의도 없이 통상적인 고전압 발생기의 구성과 그에 따른 전형적인 테스팅 방법이 도 4 및 도 5를 참조로 이하에서 설명될 것이다.
도 4를 참조하면, 종래에는 콘트롤 로직(40), 오실레이터(42), 고전압 펌프(44), 및 고전압 레귤레이터(46)로 이루어진 고전압 발생기(100)로부터 출력되는 고전압(Int.HV)을 출력 노드에 연장 연결된 패드(50)를 통해 외부의 테스트 장비로써 테스트를 행하여 왔다. 따라서, 고전압 발생기(100)로부터 출력된 내부 고전압(Int.HV)의 레벨이 도 5에서 보여지는 바와 같이 규칙적인 주기 또는 불규칙적인 주기로 진동할 경우, 측정 시점들(t1,t2,t3)마다 얻게되는 측정치가 각기 다르게 된다. 결국, 측정치가 내부 고전압의 진동 폭(RB) 만큼 변화를 갖게 되어 테스트의 신뢰성이 떨어지는 문제점이 있게 된다. 또한, 측정 시점마다 결과가 각기 다르게 얻어지는 문제를 완화시키기 위해 수백회 내지 수천회의 측정을 반복하여 추정치를 취하여야 하기 때문에 테스트 시간이 오래 걸리게 된다. 결국, 종래에는 발생된 내부 고전압에 대한 정확한 측정이 어려워 테스트의 신뢰성이 떨어지고 측정 시간이 오래 걸리는 문제가 있어온 것이다.
이제 도 6을 참조하면, 고전압 발생기(100), 샘플링 펄스 생성부(200), 및 샘플 및 홀드 회로(300)를 포함하는 전압 출력회로의 블록 구성이 보여진다.
상기 고전압 발생기(100)는 미리 설정된 타겟 전압레벨에 추종되는 내부 고전압(Int.HV)을 생성하기 위해, 도 4에서 보여지는 콘트롤 로직(40), 오실레이터(42), 고전압 펌프(44), 및 고전압 레귤레이터(46)로 이루어진 회로 구성을 가질 수 있다. 고전압 레귤레이터(46)를 갖는 고전압 발생기(100)의 구성 예는 1994년 3월 1일자로 미국에서 특허발행된 USP NO.5,291,446 에 개시되어 있다.
상기 샘플링 펄스 생성부(200)는 상기 고전압 발생기(100)로부터 출력되는 내부 고전압(Int.HV)을 선택 출력 모드들(SEL)에 따라 다양하게 얻을 수 있도록 하기 위해 선택에 응답된 샘플링 펄스(Q)를 생성한다.
상기 샘플 및 홀드 회로(300)는 샘플링 펄스 생성부(200)의 샘플링 펄스(Q)에 응답하여 상기 고전압 발생기(100)로부터 출력되는 내부 고전압(Int.HV)을 샘플링하고 설정된 타임구간동안 홀딩한다. 상기 내부 고전압(Int.HV)은 패드(320)를 통해 칩 외부로 출력되고, 도 6의 패드(310)를 통해서는 상기 샘플 및 홀드 회로(300)의 동작용 전압 예컨대 외부 전원전압(Ext. Power Supply)이 제공된다.
도 7에는 상기 샘플링 펄스 생성부(200)의 구현예가 보여진다. 도 7을 참조하면, 상기 샘플링 펄스 생성부(200)는,
외부 선택 입력데이터(SEL0,SEL1)에 응답하여 상기 내부 고전압의 출력 레벨에 대한 최소치, 최대치 또는 전체 파형 중의 하나를 샘플링하기 위한 선택 모드 결정신호(OUT0,OUT1,OUT2)를 출력하는 모드 선택 스위치(210)와,
상기 선택 모드 결정신호의 제1 선택 활성화(OUT2 활성화)에 응답하여 고전압 펌프 인에이블 신호(HVPE)에 응답된 제1 샘플링 펄스를 생성하는 제1 펄스 제너레이터(220)와,
상기 선택 모드 결정신호의 제2 선택 활성화(OUT1 활성화)에 응답하여 상기 고전압 펌프 인에이블 신호(HVPE)에 응답된 제2 샘플링 펄스를 생성하는 제2 펄스 제너레이터(230)와,
상기 선택 모드 결정신호의 제3 선택 활성화(OUT0 활성화)에 응답하여 상기 고전압 펌프 인에이블 신호(HVPE)에 응답된 제3 샘플링 펄스를 생성하는 클럭 제너레이터(240)를 구비한다.
상기 모드 선택 스위치(210)는 2입력 3출력 디멀티플렉서로 구현되었지만, 사안이 다른 경우에 입출력의 가감이 가능함은 물론이다.
도 8에는 상기 샘플 및 홀드 회로(300)의 구현예가 보여진다. 도 8을 참조하면, 상기 샘플 및 홀드회로(300)는,
상기 샘플링 펄스 생성부의 샘플링 펄스의 활성화 구간동안 상기 고전압 발생기(100)로부터 출력되는 내부 고전압을 샘플링 노드(ND1)에 전달하기 위한 입력 스위칭부(MN1)와,
상기 샘플링 노드(ND1)에 전달된 내부 고전압을 저장하기 위한 전하 저장 부(C1)와,
상기 전하 저장부(C1)에 저장된 내부 고전압을 일정 시간동안 유지하고 출력단(OU)를 통해 출력하는 홀딩 레벨 출력부(OP1)를 구비한다.
도 8의 경우에 상기 입력 스위칭부(MN1)는, 상기 샘플링 펄스(Q)를 게이트 단자로 수신하고 상기 내부 고전압(Int.HV)을 드레인 단자로 수신하는 엔형 모오스 트랜지스터로 구성되어 있지만, 사안이 다른 경우에 P형 모오스 트랜지스터 또는 트랜스미션 게이트 등과 같은 타의 스위칭 소자로서 변경 가능하다. 엔형 모오스 트랜지스터가 상기 입력 스위칭부(MN1)로서 채용되는 경우에 상기 샘플링 펄스(Q)를 보다 높은 레벨로 레벨 시프팅하는 레벨 시프터가 추가로 설치될 수 있다. 상기 레벨 시프터는 엔형 모오스 트랜지스터의 문턱전압 만큼 강하되는 전압을 보상하기 위한 용도이다.
상기 전하 저장부는 상기 샘플링 노드와 접지간에 연결된 커패시터(C1)로 구성되어 있지만, 타의 모오스 커패시터로도 구현 가능하다.
상기 홀딩 레벨 출력부(OP1)는 외부 동작전압에 의해 동작되며 상기 샘플링 노드(ND1)에 비반전(+) 단자가 연결되고 반전(-)단자가 출력단(OU)에 연결된 연산 증폭기로 구성되어 있지만, 타의 전압 레벨 홀딩 소자로서 대치될 수 있음은 물론이다.
상기 내부 고전압(Int.HV)은 노아 플래시 메모리의 리드 전압, 프로그램 전압, 또는 소거 전압에 상응하는 레벨을 가질 수 있다.
도 9에는 도 6에 따른 전압 출력회로의 다양한 전압 출력 타이밍이 나타나 있다. 도 9를 참조하면, 내부 고전압(Int.HV) 및 고전압 펌프 인에이블 신호(HVPE)의 파형이 보여지고, 선택 모드 결정신호의 제1,2,3 활성화에 따라 각기 얻어지는 샘플 및 홀드된 출력 전압들의 파형이 3가지의 경우로 나타나 있다.
이하에서는 도 6 내지 도 9를 참조하여 내부 고전압의 최소치, 최대치, 및 전체 파형의 샘플을 선택적으로 측정하는 예가 설명될 것이다.
먼저, 고전압 발생기(100)에서 출력되는 내부 고전압의 최소치를 측정할 경우에, 테스트 운영자는 도 7의 SEL0을 "1"로, SEL1을 "0"으로 설정한다. 이에 따라, 모드 선택 스위치(210)의 출력단 OUT<2>이 활성화된다. 이 경우에 모드 선택 스위치(210)의 타 출력단들 OUT<1>, OUT<0>은 비활성화된다. 따라서, 도 7의 제1 펄스 제너레이터(220)가 인에이블되어 그의 출력단(OUT)에는 도 9의 화살부호 AR1을 따라 응답되어지는 파형(Control Case #1 :Minimum)이 샘플링 펄스(Q)로서 생성된다. 즉, 이 경우에 생성되는 샘플링 펄스(Q)는 상기 고전압 펌프 인에이블 신호(HVPE)의 라이징 에지에 응답하여 생성된 쇼트 펄스이다.
상기 도 9의 파형(Control Case #1 :Minimum)이 도 8의 엔형 모오스 트랜지스터(NM1)의 게이트에 인가되면, 상기 엔형 모오스 트랜지스터(NM1)는 턴온되고 샘플 및 홀드회로(300)의 샘플링 및 홀딩 동작이 수행된다. 보다 구체적으로, 상기 엔형 모오스 트랜지스터(NM1)가 턴온되어 있는 타임 구간 동안에 상기 내부 고전압(Int.HV)의 최소값이 상기 샘플링 노드(ND1)에 전달되고, 이는 상기 커패시터(C1)에 저장된다. 이에 따라, 연산증폭기(OP1)의 출력단(OU)에는 상기 도 9의 파형(Measure Case #1 :Minimum)이 상기 내부 고전압(Int.HV)의 최소값으로서 나타나 고, 이는 상기 커패시터(C1)와 연산증폭기(OP1)에 의해 일정 타임동안 홀딩된다. 결국, 샘플 및 홀딩작용에 의해 연산증폭기(OP1)의 출력단(OU)에 나타나는 전압 레벨의 파형은 거의 직류(DC)레벨과 같게 얻어진다. 따라서, 테스트 운영자는 많은 횟수의 테스팅 작업 없이도 상기 내부 고전압(Int.HV)의 최소값을 테스트 장비를 사용하여 정확하고 용이하게 측정할 수 있게 된다.
다음으로, 고전압 발생기(100)에서 출력되는 내부 고전압의 최대치를 측정할 경우에, 테스트 운영자는 도 7의 SEL0을 "0"으로, SEL1을 "1"로 설정한다. 이에 따라, 모드 선택 스위치(210)의 출력단 OUT<1>이 활성화된다. 이 경우에 모드 선택 스위치(210)의 타 출력단들 OUT<2>, OUT<0>은 비활성화된다. 따라서, 도 7의 제2 펄스 제너레이터(230)가 인에이블되어 그의 출력단(OUT)에는 도 9의 화살부호 AR2을 따라 응답되어지는 파형(Control Case #2 :Maximum)이 샘플링 펄스(Q)로서 생성된다. 즉, 이 경우에 생성되는 샘플링 펄스(Q)는 상기 고전압 펌프 인에이블 신호(HVPE)의 폴링 에지에 응답하여 생성된 쇼트 펄스이다.
상기 도 9의 파형(Control Case #2 :Maximum)이 도 8의 엔형 모오스 트랜지스터(NM1)의 게이트에 인가되면, 상기 엔형 모오스 트랜지스터(NM1)는 턴온된다. 상기 엔형 모오스 트랜지스터(NM1)가 턴온되어 있는 타임 구간 동안에 상기 내부 고전압(Int.HV)의 최대값이 상기 샘플링 노드(ND1)에 전달되고, 이는 상기 커패시터(C1)에 저장된다. 이에 따라, 연산증폭기(OP1)의 출력단(OU)에는 상기 도 9의 파형(Measure Case #2 :Maximum)이 상기 내부 고전압(Int.HV)의 최대값으로서 나타나고, 이는 일정타임 동안 홀딩된다. 결국, 샘플 및 홀딩작용에 의해 연산증폭 기(OP1)의 출력단(OU)에 나타나는 전압 레벨의 파형은 거의 직류(DC)레벨과 같게 얻어진다. 따라서, 테스트 운영자는 많은 횟수의 테스팅 작업 없이도 상기 내부 고전압(Int.HV)의 최대값을 정확하고 용이하게 측정할 수 있게 된다.
테스트 운영자가 고전압 발생기(100)에서 출력되는 내부 고전압의 전체 파형의 패턴을 측정하고자 할 경우에, 테스트 운영자는 도 7의 SEL0을 "0"으로, SEL1을 "0"으로 설정한다. 이에 따라, 모드 선택 스위치(210)의 출력단 OUT<0>이 활성화된다. 이 경우에 모드 선택 스위치(210)의 타 출력단들 OUT<2>, OUT<1>은 비활성화된다. 따라서, 도 7의 클럭 제너레이터(240)가 인에이블되어 그의 출력단(OUT)에는 도 9의 파형(Control Case #3 :Full Wave Sample)이 샘플링 펄스(Q)로서 생성된다. 즉, 이 경우에 생성되는 샘플링 펄스(Q)는 상기 고전압 펌프 인에이블 신호(HVPE)의 상태와는 상관없이 미리 설정된 주파수의 클럭을 생성하는 클럭 제너레이터(240)에 의해 생성된 클럭 펄스이다.
상기 도 9의 파형(Control Case #3 :Full Wave Sample)이 도 8의 엔형 모오스 트랜지스터(NM1)의 게이트에 인가되면, 상기 엔형 모오스 트랜지스터(NM1)는 턴온과 턴오프를 반복한다. 이에 따라, 상기 내부 고전압(Int.HV)의 전체 파형에 대한 샘플링 값들이 상기 샘플링 노드(ND1)에 전달되고, 상기 연산증폭기(OP1)의 출력단(OU)에는 상기 도 9의 파형(Measure Case #3 :Full Wave Sample)이 상기 내부 고전압(Int.HV)의 전체 파형에 대한 샘플들로서 나타난다. 따라서, 테스트 운영자는 많은 횟수의 테스팅 작업을 반복함이 없이도 상기 내부 고전압(Int.HV)의 풀 웨이브 값의 레벨을 측정할 수 있게 된다.
상기한 바와 같은 본 발명의 실시예에 따르면, 샘플링 및 홀드 기법을 이용하여 측정될 전압이 직류에 가까운 신호로서 출력되고, 측정의 시점 선택도 가능해지므로, 테스트 장비를 이용한 전압 측정 시 정확도가 향상되고 테스트 시간도 단축된다. 또한, 반도체 메모리 장치 내부에서 발생된 신호를 이용하여 내부 고전압의 최소치, 최대치, 및 전체 파형의 샘플도 선택적으로 측정이 가능하게 된다.
상기한 실시예에서의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다. 예컨대, 사안이 다른 경우에 샘플링 펄스 발생기나 샘플 및 홀드 회로의 세부적 구성을 다르게 변경 또는 변형하거나, 테스트의 동작조건을 다르게 변경할 수 있음은 물론이다.
상기한 바와 같은 본 발명의 불휘발성 반도체 메모리 장치에서의 내부 고전압 측정 방법 및 전압 출력회로에 따르면, 원하는 시점의 전압을 직류에 가까운 신호로 출력할 수 있기 때문에 측정 정확도가 개선되고 테스트 시간이 단축되는 효과가 있다. 이에 따라, 반도체 장치의 칩 내에 탑재된 전압 발생기의 출력 특성을 외부의 테스트 장비를 통해 신속하고 정확히 측정하는 것이 가능하고 그에 따른 전압 세팅작업도 신속해지므로 노아 플래쉬 메모리 등과 같은 불휘발성 반도체 메모리 장치의 동작 신뢰성이 개선되는 이점이 있다.

Claims (16)

  1. 미리 설정된 타겟 전압레벨에 추종되는 내부 고전압을 생성하기 위한 고전압 발생기와;
    상기 고전압 발생기로부터 출력되는 내부 고전압을 선택 출력 모드들에 따라 다양하게 얻을 수 있도록 하기 위해 선택에 응답된 샘플링 펄스를 생성하는 샘플링 펄스 생성부와;
    상기 샘플링 펄스 생성부의 샘플링 펄스에 응답하여 상기 고전압 발생기로부터 출력되는 내부 고전압을 샘플링하고 설정된 타임구간동안 홀딩하는 샘플 및 홀드회로를 구비함을 특징으로 하는 불휘발성 반도체 메모리 장치에서의 전압 출력회로.
  2. 제1항에 있어서,
    상기 선택 출력 모드들은, 상기 내부 고전압의 출력 레벨에 대한 최소치, 최대치 또는 전체 파형을 샘플링할 수 있도록 하는 선택 모드를 포함함을 특징으로 하는 불휘발성 반도체 메모리 장치에서의 전압 출력회로.
  3. 제1항에 있어서, 샘플링 펄스 생성부는,
    외부 선택 입력데이터에 응답하여 상기 내부 고전압의 출력 레벨에 대한 최소치, 최대치 또는 전체 파형 중의 하나를 샘플링하기 위한 선택 모드 결정신호를 출력하는 모드 선택 스위치와;
    상기 선택 모드 결정신호의 제1 선택 활성화에 응답하여 고전압 펌프 인에이블 신호에 응답된 제1 샘플링 펄스를 생성하는 제1 펄스 제너레이터와;
    상기 선택 모드 결정신호의 제2 선택 활성화에 응답하여 상기 고전압 펌프 인에이블 신호에 응답된 제2 샘플링 펄스를 생성하는 제2 펄스 제너레이터와;
    상기 선택 모드 결정신호의 제3 선택 활성화에 응답하여 상기 고전압 펌프 인에이블 신호에 응답된 제3 샘플링 펄스를 생성하는 클럭 제너레이터를 구비함을 특징으로 하는 불휘발성 반도체 메모리 장치에서의 전압 출력회로.
  4. 제3항에 있어서,
    상기 모드 선택 스위치는 2입력 3출력 디멀티플렉서임을 특징으로 하는 불휘발성 반도체 메모리 장치에서의 전압 출력회로
  5. 제4항에 있어서, 상기 샘플 및 홀드회로는,
    상기 샘플링 펄스 생성부의 샘플링 펄스의 활성화 구간동안 상기 고전압 발생기로부터 출력되는 내부 고전압을 샘플링 노드에 전달하기 위한 입력 스위칭부 와;
    상기 샘플링 노드에 전달된 내부 고전압을 저장하기 위한 전하 저장부와;
    상기 전하 저장부에 저장된 내부 고전압을 일정 시간동안 유지하는 홀딩 레벨 출력부를 구비함을 특징으로 하는 불휘발성 반도체 메모리 장치에서의 전압 출력회로.
  6. 제5항에 있어서,
    상기 입력 스위칭부는, 상기 샘플링 펄스를 게이트 단자로 수신하고 상기 내부 고전압을 드레인 단자로 수신하는 엔형 모오스 트랜지스터를 포함함을 특징으로 하는 불휘발성 반도체 메모리 장치에서의 전압 출력회로.
  7. 제6항에 있어서,
    상기 전하 저장부는 상기 샘플링 노드와 접지간에 연결된 모오스 커패시터임을 특징으로 하는 불휘발성 반도체 메모리 장치에서의 전압 출력회로.
  8. 제7항에 있어서,
    상기 홀딩 레벨 출력부는 외부 동작전압에 의해 동작되며 상기 샘플링 노드 에 비반전 단자가 연결되고 반전단자가 출력단에 연결된 연산 증폭기를 포함함을 특징으로 하는 불휘발성 반도체 메모리 장치에서의 전압 출력회로.
  9. 제8항에 있어서,
    상기 내부 고전압은 노아 플래시 메모리의 리드 전압에 상응하는 레벨을 가짐을 특징으로 하는 불휘발성 반도체 메모리 장치에서의 전압 출력회로.
  10. 제9항에 있어서,
    상기 내부 고전압은 노아 플래시 메모리의 프로그램 전압에 상응하는 레벨을 가짐을 특징으로 하는 불휘발성 반도체 메모리 장치에서의 전압 출력회로.
  11. 제9항에 있어서,
    상기 내부 고전압은 노아 플래시 메모리의 소거 전압에 상응하는 레벨을 가짐을 특징으로 하는 불휘발성 반도체 메모리 장치에서의 전압 출력회로.
  12. 미리 설정된 타겟 전압레벨에 추종되는 내부 고전압을 생성하기 위한 고전압 발생기를 칩 내부에 구비한 불휘발성 반도체 메모리 장치에서의 내부 고전압 측정방법에 있어서:
    복수의 선택모드들 중 하나가 선택된 경우에 그 선택에 따른 샘플링 펄스를 생성하는 단계와;
    상기 샘플링 펄스의 활성화 시점에 맞추어 출력되는 상기 내부 고전압을 샘플링하는 단계와;
    상기 샘플링된 내부 고전압을 설정된 타임구간동안 홀딩하여 일정 레벨의 출력전압이 유지되도록 하는 단계와;
    상기 홀딩된 전압을 패드를 통해 외부에서 측정하는 단계를 구비함을 특징으로 하는 불휘발성 반도체 메모리 장치에서의 내부 고전압 측정방법.
  13. 제12항에 있어서,
    상기 선택 모드들은, 상기 내부 고전압의 출력 레벨에 대한 최소치, 최대치 또는 전체 파형을 샘플링 할 수 있도록 하는 선택 모드임을 특징으로 하는 불휘발성 반도체 메모리 장치에서의 내부 고전압 측정방법.
  14. 제12항에 있어서,
    상기 내부 고전압은 노아 플래시 메모리의 리드 전압에 상응하는 레벨을 가 짐을 특징으로 하는 불휘발성 반도체 메모리 장치에서의 내부 고전압 측정방법.
  15. 제12항에 있어서,
    상기 내부 고전압은 노아 플래시 메모리의 프로그램 전압에 상응하는 레벨을 가짐을 특징으로 하는 불휘발성 반도체 메모리 장치에서의 내부 고전압 측정방법.
  16. 제12항에 있어서,
    상기 내부 고전압은 노아 플래시 메모리의 소거 전압에 상응하는 레벨을 가짐을 특징으로 하는 불휘발성 반도체 메모리 장치에서의 내부 고전압 측정방법.
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